输出为输出信号。
[0046]其他的并联排列的电容101b、101c、……也同样地，分别在时钟信号S108b、S108c、……的定时积蓄与模拟输入信号Vin对应的电荷，在时钟信号S109b、S109c、……的接通的定时输出与所积蓄的电荷对应的信号。
[0047]这样，通过时钟信号S109输出通过时钟信号S108采样的信号，因此与模拟输入信号Vin相比，在输出信号Vout中输出以时钟信号S108和时钟信号S109的延迟时间而延迟后的信号。
[0048]通过时钟生成部105的相位延迟控制部106和时钟单位延迟控制部107控制时钟信号S108和时钟信号S109的延迟时间。在时钟单位延迟控制部中，以基准时钟的时钟周期Tclk为一个单位，控制其整数倍的延迟时间。S卩，生成基于时钟的延迟时间Tdc = MXTclk的延迟时间。在此，M是整数。
[0049]此外，在相位延迟控制部106中，生成不满时钟周期Tclk的微小的延迟时间Tdp。通过控制时钟信号的相位来生成微小延迟Tdp。因此，合计的延迟时间Td = Tdp+Tdc =Tdp+MXTclk。该延迟时间的分辨率由能够控制相位延迟Tdp的分辨率决定。例如，如果生成并控制对时钟周期进行8分割所得的相位的时钟，则得到时钟周期的1/8、即Tclk/8的时间分辨率。另外，最大延迟时间由时钟周期和并联连接的电容的个数决定。因此，能够高精度地得到长的延迟时间。通过这样组合相位延迟和时钟单位延迟，能够兼顾延迟时间的高精度化和长的最大延迟时间。
[0050]作为提高延迟时间的分辨率的方法，也可以考虑缩短时钟周期Tclk。但是，如果缩短时钟周期Tclk，则对电容进行充放电的频率变高，消耗功率增大。另外，延迟时间的最大值由并联的电容的个数和时钟的周期决定。如果为了提高延迟时间的分辨率，而缩短时钟周期，同时确保最大延迟时间，则需要与之对应地并联连接许多电容。因此，面积也增大。
[0051]在如本实施例那样，通过控制时钟信号的相位来生成微小延迟Tdp的情况下，能够不提高时钟的频率而提高延迟时间的分辨率。因此，能够提供低消耗功率高精度的延迟电路。另外，最大延迟时间由电容的并联个数和时钟的周期决定，因此还能够抑制面积的增加。
[0052]图3A是时钟生成部105的结构的一个例子。时钟生成部由时钟单位延迟控制部107和相位延迟控制部106构成。时钟单位延迟控制部107由脉冲生成部301、延迟元件302a,302b,……、缓冲器303a、303b、……、选择器304构成。相位延迟控制部106由缓冲器 305a、305b、......、缓冲器 306a、306b、......、选择器 307、延迟元件 308a、308b、......、缓冲器309a、309b、......构成。
[0053]脉冲生成部301根据基准时钟，生成在多个周期输出一个周期量的高电平的脉冲信号。具体地说，例如在电容101的并联个数是N个的情况下，以基准时钟的周期的N倍的周期输出脉冲信号。由脉冲生成部301生成的脉冲信号通过串联排列的延迟元件302a、302b、……每次延迟一个时钟周期。将延迟后的信号经由缓冲器303a、303b、……作为时钟信号S109a、S109b、......用于开关013a、103b、......的控制。
[0054]另外，将时钟信号S109a、S109b、……输入选择器304，根据控制信号选择其中的一个时钟信号。根据通过该选择器304选择出的信号S310设定时钟单位的延迟。
[0055]把选择器304选择出的信号S310输入到串联连接的缓冲器305a、305b、……。图3B是时钟生成部105的内部信号的定时图。缓冲器305根据控制电压控制延迟时间，具有错开时钟的相位的作用。例如将缓冲器构成为串联连接了相对于输入信号输出反转后的输出信号的反相器的电路。把选择器304选择出的信号S310输入到缓冲器305，各缓冲器305a,305b,……输出每次将相位稍微错开的信号S311a、S311b、……。将每次相位稍微错开的信号S311经由缓冲器306a、306b、……输入到选择器307。
[0056]使通过缓冲器305将相位错开的量为基准时钟的一个周期以下，由此能够任意地设定微小的延迟时间。另外，该缓冲器305的一级的延迟时间成为通过本实施例的延迟电路能够设定的延迟时间的分辨率。
[0057]在选择器307中，选择相位稍微错开的信号S311中的任意一个。根据该选择器307选择出的信号生成时钟周期以下的延迟时间。通过串联连接的延迟元件308a、308b、……使选择器307的输出信号每次延迟时钟周期的量。将延迟后的信号经由缓冲器309a、309b、......作为时钟信号S108a、108b、......用于开关102a、102b、......的控制。
[0058]这样，针对根据基准时钟生成的时钟信号S109，通过选择器304选择时钟单位的延迟时间，另外通过选择器307选择错开了相位的信号。通过这样的电路结构，能够通过控制时钟的相位来生成高分辨率的延迟时间。
[0059]作为超声波拍摄装置，例如在使用2?8MHz的频带的超声波的情况下，需要以其2倍以上的频率进行采样。因此，作为基准时钟的频率，使用16MHz以上例如20MHz的时钟。在该情况下，如果生成具有对I个周期进行8分割后的相位的时钟信号，则能够提供具有6.25ns的分辨率的延迟电路。
[0060]根据本实施例这样的结构，能够在数字电路中安装生成延迟时间的电路的大部分。一般与模拟电路相比，数字电路不消耗恒定的电流，因此是低消耗功率。在将生成微小的延迟的模拟电路和生成大的延迟的模拟电路串联连接起来的情况下，能够实现高分辨率、最大延迟时间长的延迟电路，但在各模拟电路中消耗电力，因此只要串联连接的级数增加，消耗功率就增大。本实施例的延迟电路通过数字电路生成高精度、并且最大延迟时间长的延迟时间，因此不需要串联连接多级对电容进行充放电的模拟电路。因此，本实施例的延迟电路与串联连接多级的模拟电路的情况相比，能够实现低消耗功率化。
[0061]此外，在本实施例中，以基准时钟的周期作为一个单位进行了说明，但并不限于此，也可以将基准时钟的一半的周期Tclk/2作为一个单位。
[0062]在如本实施例那样控制时钟的相位来生成延迟时间的情况下，相对于基准时钟的相位，时钟信号S108的相位最大错开一个周期的量。因此，在设定时钟单位的延迟时，设想通过相位错开而使相位错开一个周期的量，设置无法进行设定的范围。即，进行控制，使得无论时钟信号S108的相位是怎样的值，时钟信号S108为开(ON)的定时和时钟信号S109为开(ON)的定时都不会重叠。由此，最大延迟时间缩短基准时钟的一个周期的量，因此考虑到该情况来设定并联连接电容的个数。
[0063]如果只是错开进行采样的时钟的相位，则还可以考虑以下的方法，即例如上升的定时为与基准时钟相同的相位，改变下降的定时，即改变占空比。但是，如果改变占空比，则在采样时时钟为开(ON)的时间根据延迟时间而变化，因此产生采样模拟信号时的增益的误差等。因此，理想的是几乎不改变时钟信号的高电平的期间地错开相位。
[0064]此外，在本实施例中，说明了使用电容作为存储模拟信号的元件，使用积蓄在该电容中的电荷来存储模拟信号的结构，但并不限于此。例如也可以使用MOS等的晶体管作为电流存储模拟信号。在作为电流存储模拟信号的情况下，与电容的情况相比，消耗功率变大，另一方面具有能够削减占用面积的优点。
[0065]实施例2
[0066]在超声波拍摄装置中使用多个在实施例1中说明的延迟电路。使用图4说明该情况的实施例。图4是在本发明的实施例2的超声波拍摄装置中使用的电子电路的结构图。
由单元件电路401a、401b、......、时钟生成部406、加法电路407构成。单元件电路401由换能器402、发送部403、收发分离部404、接收模拟前端部(Analog Front End:AFE)405、模拟存储部110构成。
[0067]从发送部403输出的信号经过收发分离部404被交给换能器402。从换能器402输出超声波信号。另外，反射来的超声波信号由换能器402接收，经过收发分离部404输入到接收AFE部405。在接收AFE部405中，对接收到的信号进行放大、滤波等处理。将接收AFE部405的输出输入到模拟存储部110。模拟存储部110例如是图1所示的电路，根据来自时钟生成部406的时钟信号，采样模拟输入信号并将其积蓄在存储器中，在预定的延迟时间后将其输出。
[0068]根据时钟生成部406生成的时钟信号控制向各通道的模拟存储部110赋予的延迟时间。对模拟存储部110的输出用开关103进行控制的时钟信号使用在各通道之间取得同步，相位一致的时钟。因此，将各通道电路401a、401b、……的输出作为相位一致的信号输入到加法电路407，对信号进行相加。另一方面，关于模拟存储部110的采样用开关102，因为生成微小的延迟时间，因此有时成为在各通道之间相位错开的信号。这样，通过使控制模拟存储器的输出用开关的时钟的相位在各通道之间一致，输入到后级的加法电路407的信号成为在各通道中相位一致的信号。由此，即使在改变时钟的相位来生成高精度的延迟时间的情况下，也能够使输出信号的相位一致，能够消除控制相位对后级的电路动作的影响。
[0069]也可以构成为对各延迟电路的输出信号设置低通滤波器。例如，如果为能够去除时钟周期的噪声的滤波器，则能够降低时钟周期的噪声。另外，也可以对加法电路的输出设置同样的低通滤波器。
[0070]此外，在加法电路中