用于电荷俘获存储器的写入方案的制作方法
【专利摘要】在电荷俘获存储器中，否则可能将保持与未写入的字线相邻的数据沿着三个紧邻的字线被写入三次。保护中间的拷贝防止在任一侧的电荷迁移，并且该中间的拷贝被认为是用于以后读取的安全的拷贝。虚数据可以沿着多个字线被编程以格式化块用于良好的数据保持。
【专利说明】
用于电荷俘获存储器的写入方案
【背景技术】
[0001 ]本申请涉及使用存储在电荷俘获材料中的电荷来记录数据的诸如半导体闪存的可再编程的非易失性存储器系统的操作。
[0002 ]能够非易失性地存储电荷的固态存储器、特别是被封装为小型规格卡的EEPROM和闪速EEPROM形式的固态存储器，最近成为各种移动和手持设备、特别是信息装置和消费电子产品中的存储装置的选择。不同于也是固态存储器的RAM(随机存取存储器)，闪速存储器是非易失性的，并且即使在切断电源之后仍保持它所存储的数据。此外，不同于R0M(只读存储器)，闪速存储器是可重写的，类似于盘存储设备。闪速存储器正渐渐被用于大容量存储应用中。
[0003]闪速EEPROM与EEPROM(电可擦除可编程只读存储器)的相似之处在于，它是可被擦除并且使新数据被写到或“编程”到其存储器单元中的非易失性存储器。在场效应晶体管结构中，闪速EEPROM与EEPROM都利用在源极和漏极区域之间的、位于半导体衬底中的沟道区之上的浮置(未连接的)导电栅极。然后在浮置栅极之上提供控制栅极。由被保留在浮置栅极上的电荷量来控制晶体管的阈值电压特性。也就是，对于浮置栅极上给定水平的电荷，存在必须在“导通”晶体管之前施加到控制栅极以允许在其源极和漏极区之间导电的相应电压(阈值)。诸如闪速EEPROM的闪速存储器允许整块的存储器单元同时被擦除。
[0004]浮置栅极可以保持一个范围的电荷，因此可以被编程到在阈值电压窗内的任何阈值电压电平。由设备的最小和最大阈值电平来界定(delimit)阈值电压窗的大小，该最小和最大阈值电平又对应于可以被编程到浮置栅极上的电荷的范围。阈值窗一般取决于存储器设备的特性、工作条件和历史。在该窗内的每个不同的、可分辨的阈值电压电平范围原则上可以用于指定单元的明确的存储器状态。
[0005]为了改进读取和编程性能，在阵列中的多个电荷存储元件或存储器晶体管被并行读取或编程。因此，一页的存储器元件被一起读取或编程。在现有存储器架构中，一行典型地含有若干交错的页，或者其可以构成一页。一页的所有存储器元件被一起读取或编程。
[0006]也由具有用于存储电荷的介电层的存储器单元制造非易失性存储器器件。取代先前描述的导电浮置栅极元件，使用介电层。使用电介质存储元件的这样的存储器器件已经由Eitan等描述，“NR0M:A Novel Localized Trapping，2_Bit Nonvolatile MemoryCell，” IEEE电子器件快报(IEEE Electron Device Letters)，第21 卷第11 期，2000年 11 月，第543-545页。0N0介电层延伸穿过在源极和漏极扩散之间的沟道。用于一个数据位的电荷被定位在与漏极相邻的介电层中，且用于另一个数据位的电荷被定位在与源极相邻的介电层中。例如，美国专利N0.5，768，192和N0.6，011，725公开了一种具有夹在两个二氧化硅层之间的俘获电介质的非易失性存储器单元。通过分别读取该电介质内的空间上分开的电荷存储区域的二进制状态来实现多状态数据存储。
【发明内容】
[0007]在某些电荷俘获存储器中，电荷俘获材料的部分可以延伸以形成多个单元的电荷存储元件。这可以允许在这样的存储器单元之间的随时间的一些电荷迀移，特别是在已编程的单元(包含电荷)紧邻未编程的单元(不包含电荷)达延长的时间段的情况下。为了避免这种情况，处于电荷迀移风险的数据(例如，因为数据是存储在专用块中的不常写入的数据)可以沿着多个字线被写入多次，使得至少一个拷贝(copy)不紧邻于未写入的字线。紧邻于未写入的字线的拷贝可以被认为是牺牲的拷贝，而由牺牲的拷贝保护的拷贝可以被认为是安全的拷贝。附加的拷贝可以保护在另一侧的安全的拷贝。虚(dummy)数据可以被编程在块中的字线上，该块有可能否则保持少量数据达延长的时间段使得该块被初始化到部分写入条件。
[0008]一种操作电荷俘获存储器单元的阵列的方法的示例包括:接收要被存储在所述阵列中的数据的部分;确定所述数据的部分是否可能被电荷俘获存储器单元之间的电荷迀移所影响；以及如果所述数据的部分可能被电荷迀移所影响，则沿着第一字线存储所述数据的部分的第一拷贝，沿着第二字线存储所述数据的部分的第二拷贝，并且沿着第三字线存储所述数据的部分的第三拷贝，所述第一字线和所述第三字线位于在任一侧紧邻所述第二字线，所述数据的部分的所述第一拷贝、第二拷贝和第三拷贝对准，使得沿着所述第二字线的存储器单元中的每个位与沿着所述第一字线和所述第三字线的相邻单元中的位相同。
[0009]如果该数据的部分不太可能被电荷迀移影响，则沿着字线存储该数据的部分的单个拷贝，其他数据沿着在任一侧的相邻字线。可能由电荷迀移影响的数据可以是系统控制数据，且该第一字线、该第二字线和该第三字线可以在专用于系统控制数据的存储的块中。在专用块中存储该系统控制数据的部分的该第一拷贝、该第二拷贝和该第三拷贝之前，可以将虚数据编程到该专用块的多个字线。可以随后通过仅读取该数据的第二拷贝从该阵列读取该数据的部分。该数据的部分可以从片上数据锁存器的集合被写入到所述第一字线、所述第二字线和所述第三字线，所述片上数据锁存器在向所述第一字线、所述第二字线和所述第三字线的写入期间维持所述数据的部分的拷贝。响应于指示该数据的三个拷贝要被写入的单个写入命令，该数据可以被写入到该第一字线、该第二字线和该第三字线。沿着该第一字线、该第二字线和该第三字线的存储器单元可以包含电荷俘获单元，该电荷俘获单元形成在电荷俘获材料的部分中，该电荷俘获材料的部分在垂直于该第一字线、该第二字线和该第三字线的方向上延伸。电荷俘获材料的部分可以是管状部分，该管状部分穿过在第一字线、第二字线和第三字线中的垂直孔而延伸。电荷俘获材料的部分可以是平行于基板表面的平面延伸的条。
[0010]—种操作电荷俘获存储器单元的阵列的方法的示例包括:通过用虚数据编程电荷俘获存储器单元的块的多个字线来格式化该块，作为用于存储系统控制数据的专用块;随后，接收要被存储在所述专用块中的系统控制数据的部分；以及沿着第一字线写入所述系统控制数据的部分的第一拷贝，沿着第二字线写入所述系统控制数据的部分的第二拷贝，并且沿着所述专用块的第三字线写入所述系统控制数据的部分的第三拷贝，所述第一字线和所述第三字线位于在任一侧紧邻所述第二字线，所述系统控制数据的部分的所述第一拷贝、第二拷贝和第三拷贝对准，使得沿着所述第二字线的存储器单元中的每个位与沿着所述第一字线和所述第三字线的相邻单元中的位相同。
[0011]该专用块可以包含多个串集合，且所述格式化包含用虚数据编程所述多个串集合的每个集合的至少一个字线。虚数据可以是随机生成的数据。虚数据可以具有减少从所述专用块中的后来被编程的单元的存储器单元的电荷迀移的预定样式。该系统控制数据的部分的该第一拷贝、该第二拷贝和该第三拷贝可以从该系统控制数据的部分的锁存的拷贝被写入，所述锁存的拷贝在所述系统控制数据的部分的所述第一拷贝、所述第二拷贝和所述第三拷贝的写入期间持续地被维持在片上数据锁存器中。可以响应于来自存储器控制器的指示所述系统控制数据的部分的三个拷贝应该被写入的单个写入命令，执行所述系统控制数据的所述第一拷贝、所述第二拷贝和所述第三拷贝的写入。系统控制数据可以是用于存储器系统操作的固件。系统控制数据可以是映射表数据、或错误日志数据。
[0012]—种非易失性电荷俘获存储器系统的示例包括:电荷俘获存储器单元的阵列，其布置在多个单独可擦除的块中，所述多个单独可擦除的块包含专用于系统控制数据的存储的至少一个专用块；以及写入电路，被配置为将虚数据写入到所述专用块的多个字线，且随后沿着所述专用块的三个相邻的字线写入所述系统控制数据的三个相同的拷贝，使得沿着通过电荷俘获材料连接的所述三个相邻的字线的任意三个存储器单元相同地被写入。
[0013]该电荷俘获存储器单元的阵列可以为从基板垂直延伸的串联连接的串，每个块包含多个单独选择的串联连接的串的集合。该多个单独可擦除的块可以包含存储从主机接收的数据的主机数据块。该写入电路可以不被配置为在存储从该主机接收的数据之前将虚数据写入到该主机数据块的字线，且该写入电路可以不被配置为沿着该主机数据块的字线写入主机数据的三个相同的拷贝。
[0014]本发明的各种方面、优点、特征和实施例被包含在其示范性的示例的下面的描述中，该描述应结合附图来考虑。出于所有目的，这里提及的所有专利、专利申请、文章、其它出版物、文档和事物在此通过参考将其全部合并入本文中。至于任何合并的出版物、文档或事物与本申请之间的术语的定义或使用的任何不一致或冲突，应以本申请的那些为准。
【附图说明】
[0015]图1示意性地示出了适于实现本发明的存储器系统的主要硬件组件。
[0016]图2示意性地示出了非易失性存储器单元。
[0017]图3示出了对于浮置栅极可以在固定的漏极电压下在任何一个时间选择性地存储的四个不同的电荷Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。
[0018]图4A示意性地示出了组织成NAND串的一串存储器元件。
[0019]图4B示出了由诸如图4A所示的NAND串50构成的存储器单元的NAND阵列210的示例。
[0020]图5示出了在NAND配置中组织的、并行被感测或编程的一页存储器单元。
[0021 ]图6A-6C示出了编程一群存储器单元的示例。
[0022]图7示出了3-DNAND串的物理结构的示例。
[0023]图8示出了U型的3-D NAND串的物理结构的示例。
[0024]图9A示出了在y-z平面中的3-D电荷俘获存储器阵列的横截面。
[0025]图9B示出了图9A的3-D电荷俘获存储器阵列沿x-y平面的横截面。
[0026]图1OA-1OB示出了电荷俘获存储器的示例。
[0027]图11示出了在3-D存储器中的系统控制块的编程。
[0028]图12示出了在3-D电荷俘获存储器中的电荷迀移。
[0029]图13示出了在3-D电荷俘获存储器中具有相同电荷的相邻字线的单元。
[0030]图14A-14B示出了用于编程3-D存储器中的系统控制块的方案。
[0031]图15示出了沿着系统控制块的三个字线编程的示例。
[0032]图16示出了在3-D电荷俘获存储器中编程的虚数据。
[0033]图17示出了用于电荷俘获存储器的可靠的写入方案的示例。
[0034]图18示出了用于电荷俘获存储器的块准备方案。
[0035]图19示出了可用于实现本发明的各方面的硬件。
【具体实施方式】
[0036]存储器系统
[0037]图1示意性地示出了适于实现本发明的存储器系统的主要硬件组件。存储器系统90典型地通过主机接口与主机90操作。存储器系统可以是诸如存储卡的可移动存储器的形式，或可以是嵌入式存储器系统的形式。存储器系统90包含由控制器100控制其操作的存储器102。存储器102包括分布在一个或多个集成电路芯片上的一个或多个非易失性存储器单元阵列。控制器100可以包含接口电路110、处理器120、R0M(只读存储器)122、RAM(随机存取存储器)130、可编程非易失性存储器124、以及另外的组件。控制器典型地被形成为ASIC(专用集成电路)，并且在这种ASIC中包含的组件通常取决于具体应用。
[0038]物理存储器结构
[0039]图2示意性地示出了非易失性存储器单元。存储器单元10可以通过具有诸如浮置栅极或电荷俘获(电介质)层的电荷存储单元20的场效应晶体管来实现。存储器单元10还包含源极14、漏极16和控制栅极30。
[0040]存在许多如今正在使用的商业上成功的非易失性固态存储器设备。这些存储器设备可以采用不同类型的存储器单元，每个类型具有一个或多个电荷存储元件。
[0041 ] 典型的非易失性存储器单元包含EEPROM和快闪EEPROMt3EEPROM单元以及制造它们的方法的示例在美国专利N0.5，595，924中给出。快闪EEPROM单元、其在存储器系统中的使用以及制造它们的方法的示例在美国专利如.5，070，032、如.5，095，344、如.5，315，541、%.5，343，063川0.5，661，053、如.5，313，421和吣.6，222，762中给出。特别是，具有嫩冊单元结构的存储器器件的示例在美国专利N0.5，570，315、N0.5，903，495、N0.6，046，935中描述。此外，使用电介质存储元件的存储器器件的示例已经由Eitan等描述，uNROM: A NovelLocalized Trapping , 2-Bit Nonvolatile Memory CelI，，，IEEE电子器件快报(IEEEElectron Device Letters)，第21卷第I期，2000年11月，第543-545页，以及在美国专利N0.5，768，192 和 N0.6,011,725 中描述。
[0042]在实践中，单元的存储器状态通常通过感测在参考电压被施加到控制栅极时跨过单元的源极和漏极电极的导电电流来读取。因此，对于在单元的浮置栅极上的每个给定电荷，可以检测相对于固定的参考控制栅极电压的相应的导电电流。类似地，可编程到浮置栅极上的电荷的范围限定了相应的阈值电压窗或相应的导电电流窗。
[0043]可替代地，取代检测在划分的电流窗之间的导电电流，能够在控制栅极处为在测试下的给定存储器状态设置阈值电压，并检测导电电流是低于还是高于阈值电流(单元-读取参考电流)。在一个实现方式中，通过检查导电电流经过位线的电容放电的速率来实现相对于阈值电流对导电电流的检测。
[0044]图3示出了在任何一个时间时浮置栅极可以选择性存储的四个不同的电荷Q1-Q4的源极-漏极电流Id和控制栅极电压Vcc之间的关系。对于固定的漏极电压偏置，四条ID对VCG实曲线表示可以在存储器单元的浮置栅极上编程的七个可能的电荷水平的四个，其分别对应于四个可能的存储器状态。作为示例，一群单元的阈值电压窗范围可以从0.5V到
3.5V。通过将阈值窗以每个0.5V的间隔划分为区域，可以划界七个可能的已编程的存储器状态“O”、“I”、“2”、“3”、“4”、“5”、“6”以及被擦除的状态(未示出)。例如，如果如所示使用2μA的参考电流IREF，则用Ql编程的单元可以被认为是处于存储器状态“I”，因为其曲线在由VCG = 0.5V和1.0V划界的阈值窗的区域中与IREF相交。类似地，Q4处于存储器状态“5”。
[0045]如从以上的描述中可以看出，使得存储器单元存储的状态越多，其阈值窗划分得越精细。例如，存储器器件可以具有含有范围从-1.5V到5V的阈值窗的存储器单元。这提供了 6.5V的最大宽度。如果存储器单元要存储16个状态，则每个状态可以占据阈值窗中的从200mv到300mV。这将要求在编程和读取操作中的更高的精确度以便能够实现要求的分辨率。
[0046]NAND 结构
[0047]图4A示意性地示出了组织成NAND串的存储器元件的串。NAND串50包括通过其源极和漏极菊链连接的一系列存储器晶体管M1、M2、...Mn(例如，n = 4、8、16或更高)。一对选择晶体管S1、S2控制存储器晶体管链分别经由NAND串的源极端子54和漏极端子56与外部的链连接。在存储器阵列中，当源极选择晶体管SI导通时，源极端子耦合到源极线(见图4B)。类似地，当漏极选择晶体管S2导通时，NAND串的漏极端子耦合到存储器阵列的位线。在链中的每个存储器晶体管10充当存储器单元。存储器晶体管10具有电荷存储元件20以存储给定数量的电荷，以便表示意图的存储器状态。每个存储器晶体管的控制栅极30允许对读取和写入操作的控制。如将在图4B中所见，一行NAND串的相应的存储器晶体管的控制栅极30全部连接到相同的字线。类似地，选择晶体管S1、S2的每个的控制栅极32提供分别经由其源极端54和漏极端56对NAND串的控制访问。同样，一行NAND串的相应选择晶体管的控制栅极32全部连接到相同的选择线。
[0048]当在编程期间读取或验证NAND串内的被寻址的存储器晶体管10时，为其控制栅极30提供适当的电压。同时，NAND串50中的其余未被寻址的存储器晶体管通过施加在其控制栅极上的充分的电压而完全导通。以此方式，从各个存储器晶体管的源极到NAND串的源极端54有效地建立了导电路径，且同样从各个存储器晶体管的漏极到该单元的漏极端56有效地建立了导电路径。在美国专利第5，570，315、5，903，495、6，046，935号中描述了具有这种NAND串结构的存储器器件。
[0049]图4B示出了由诸如图4A所示的NAND串50构成的存储器单元的NAND阵列210的示例。沿着NAND串的每列，诸如位线36的位线被耦合到每个NAND串的漏极端子56。沿着NAND串的每排(bank)，诸如源极线34的源极线被耦合到每个NAND串的源极端子54。另外，沿着一排NAND串中的一行存储器单元的控制栅极被连接到字线，诸如字线42。沿着一排NAND串中的一行选择晶体管的控制栅极被连接到选择线，诸如选择线44。一排NAND串中的整行存储器单元可以通过在该排NAND串的字线和选择线上的适当的电压被寻址。
[0050]图5示出了在NAND配置中组织的、并行被感测或编程的一页存储器单元。图5实质上示出了在图4B的存储器阵列210中的一排NAND串50，其中每个NAND串的细节在如图4A中明确地示出。诸如页60的物理页是被使能并行被感测或编程的一组存储器单元。这通过相应页的感测放大器212来完成。感测结果被锁存在相应集合的锁存器214中。每个感测放大器可以经由位线耦合到NAND串。页由共同连接到字线42的该页的单元的控制栅极使能，且每个单元可由经由位线36可访问的感测放大器而访问。作为示例，当分别感测或编程单元60的页时，感测电压或编程电压分别被施加到公共字线WL3，同时在位线上有适当的电压。
[0051]存储器的物理组织
[0052]快闪存储器与其它类型的存储器之间的一个重要的区别是，单元必须从被擦除的状态被编程。即，浮置栅极必须首先清空电荷。编程然后将期望量的电荷添加回到浮置栅极。它不支持从浮置栅极移除一部分电荷以从更多编程的状态去到更少编程的状态。这意味着已更新的数据不能重写现有的数据并且必须被写入到先前未被写入的位置。
[0053]此外，擦除是从浮置栅极清空所有电荷且一般花费可观的时间。鉴于此，逐个单元或者甚至逐个页擦除将会是麻烦和非常慢的。在实践中，存储器单元的阵列被划分成大量的存储器单元块。如对于闪速EEPROM系统常见的，块是擦除的单位。也就是说，每个块包含一起被擦除的最小数量的存储器单元。尽管在块中聚集大量单元以被并行地擦除将改进擦除性能，但是大尺寸的块也需要应对更大量的更新和废弃的数据。
[0054]每个块典型地被划分成多个物理页。逻辑页是包含与物理页中的单元的数量相等的多个位的编程或读取的单位。在每单元存储一位的存储器中，一个物理页存储一个逻辑页的数据。在每单元存储两位的存储器中，一个物理页存储两个逻辑页。存储在物理页中的逻辑页的数量从而反映每单元存储的位的数量。在一个实施例中，各个页可被划分成段，且段可以含有作为基本编程操作同时被写入的最少数量的单元。一个或多个逻辑页的数据典型地存储在一行存储器单元中。一页可以存储一个或多个扇区。扇区包含用户数据和开销数据。
[0055]所有位、全序列MLC编程
[0056]图6A-6C示出了编程一群4状态存储器单元的示例。图6A示出了可编程到分别表示存储器状态“E”、“A”、“B”和“C”的阈值电压的四个不同分布的该群存储器单元。图6B示出了对于已擦除的存储器的“擦除”阈值电压的初始分布。图6C示出了在许多存储器单元已经被编程之后的存储器的示例。实质上，单元初始具有“擦除”阈值电压，并且编程将把它移动到更高的值而进入由验证电平vVl、vV2和vV3划界的三个区域之一。以这种方式，每个存储器单元可以被编程到三个编程状态“A”、“B”和“C”中的一个或者在“擦除”状态中保持未被编程。随着存储器得到更多的编程，在图6B中示出的“擦除”状态的初始分布将变得更窄并且擦除状态由“E”状态表示。
[0057]具有较低位和较高位的2位代码可以用于表示四个存储器状态的每个。例如，“E”、“A”、“B”和“C"状态分别由“11”、“01”、“00”和“10”表示。可以通过在“全序列”模式中感测而从存储器中读取该2位数据，在“全序列”模式中通过分别在三个子遍中相对于读取分界阈值rVl、rV2和rV3感测来一起感测两位。
[0058]3-D NAND结构
[0059]对传统的二维(2_D)NAND阵列的替换布置是三维(3-D)阵列。与沿着半导体晶圆的平坦表面形成的2-D NAND阵列相对照，3-D阵列从晶圆表面向上延伸且一般包含向上延伸的存储器单元的堆叠或列。各种3-D布置是可能的。在一个布置中，NAND串垂直地形成，其中一端(例如，源极)在晶圆表面，且另一端(例如，漏极)在顶部。在另一个布置中，NAND串形成为U形，以便该NAND串的两端都在顶部可访问，从而促进这样的串之间的连接。这样的NAND串和它们的形成的示例在美国专利公开号2012/0220088和美国专利公开号2013/0107628中描述，在此通过对其全部弓I用将其合并于此。
[0060]图7示出了在垂直方向上延伸、即在垂直于基板的x-y平面的z方向上延伸的NAND串701的第一示例。在垂直位线(局部位线)703穿过字线(例如，WL0、WL1等)处形成存储器单元。在局部位线和字线之间的电荷俘获层存储电荷，这影响由耦合到其环绕的垂直位线(沟道)的字线(栅极)形成的晶体管的阈值电压。这样的存储单元可以通过形成字线的堆叠然后蚀刻存储器孔(hole)来形成，其中要在存储器孔处形成存储器单元。存储器孔然后排列有(line with)电荷俘获层并且填充有适当的局部位线/沟道材料(具有用于隔离的适当的电介质层)。
[0061 ] 如像平面NAND串那样，选择栅极705、707位于该串的任一端以允许NAND串被选择性地连接到外部元件709、711，或与外部元件709、711隔离。这样的外部元件通常是服务于大量的NAND串的导线，诸如公共源极线或位线。垂直的NAND串可以按与平面NAND串类似的方式操作，且SLC和MLC操作都是可能的。虽然图7示出了具有串联连接的32个单元(0-31)的NAND串的示例，在NAND串中的单元的数目可以是任何适当的数目。为了清楚没有示出所有的单元。应该理解的是，在字线3-29(未示出)和局部垂直位线相交处形成了另外的单元。
[0062]图8示出了在垂直方向(z方向)上延伸的NAND串815的第二示例。在这种情况下，NAND串815形成U形，与位于该结构的顶部的外部元件(源极线“SL”和位线“BL”)连接。在NAND串815的底部是可控制的栅极(背栅“BG” )，其连接NAND串815的两翼816A、816B。在字线WL0-WL63与垂直局部位线817相交处形成总计64个单元(尽管在其它示例中可以提供其他数目的单元)。选择栅极SGS、SGD位于NAND串815的任一端以控制NAND串815的连接/隔离。
[0063]垂直NAND串可以被布置以用各种方式形成3-D NAND阵列。图9A示出了其中在块中的多个U形的NAND串被连接到位线的示例。在这种情况下，在块中有η个串(串1-串η)连接到位线(％1；’)。“11”的值可以是任何适当的数目，例如，8、12、16、32、或更多。串交替定位，奇数号串具有在左侧的其源极连接，并且偶数号串具有在右侧的其源极。这种布置方便，但不是必须的且其他样式也是可能的。
[0064]图9Α示出了两个块相会之处。块A含有连接到位线BL的η个串。虽然仅示出了块A的串η和η-1，但是应当理解的是，重复结构继续向左，串I至η-2位于那里。块B含有连接到位线BL的η个串。虽然仅示出了块B的串1-3，但是应当理解的是，重复结构继续向右，串4至η位于那里。还应当理解的是，示出的横截面是沿着服务于块的许多位线中的一个，并且存在许多沿着y方向延伸、在X方向上彼此分离的相似的位线(例如，在所示的横截面的平面之后)。字线在X方向上延伸，垂直于图9A的平面，以连接不同的位线的串的集合。类似地，选择线在X方向上延伸，使得串集合可以作为单位被选择性地连接或分离。在所示的示例中，形成字线，使得单个导电条形成两个相邻的串的字线。因此，例如，在块B中，串I和串2具有由公共导电条形成的字线WL32-WL63。相对照，在相邻的串之间不共享选择线。这允许对在块中的串的各个集合的单独选择，即使所选择的串集合可能包含不是与未选择的串的字线分开可控制的字线。
[0065]图9A示出了将选择线SGD、SGS与主机数据字线WL0-WL63分离的虚字线“DWL”。尽管主机数据字线被用来存储主机数据(即，可以从外部源被发送到存储器的数据，期望数据将响应于读取命令而被返回)，虚字线不存储主机数据。它们可以什么都不存储，或者可以存储一些虚数据，该虚数据将虚单元置于期望的条件中(例如，将它们的阈值电压置于使得访问其他单元更容易、或降低干扰的风险的电平)。所示的虚字线为存储的数据提供一些保护。
[0066]每个块具有单独的背栅BG，使得不同块的背栅晶体管可以被单独控制。背栅在X方向上延伸，垂直于图9A的横截面，使得在该示例中，块的所有背栅晶体管由公共背栅来控制。控制电路被连接到每个块的背栅，使得适当的偏压可以被施加到背栅。背栅的结构在下面进一步说明。
[0067]公共源极线“SL”连接到每个NAND串的一端(与连接到位线的端相对)。这可以被认为是NAND串的源极端，位线端被认为是NAND串的漏极端。公共源极线可以被连接为使得块的所有源极线可以由外围电路一起控制。因此，块的NAND串在一端的位线和在另一端的公共源极线之间并行延伸。
[0068]图9A的3-D NAND存储器阵列在图9B中进一步示出，其示出了沿着图9A的A_A’(即，沿着与WLO和WL63相交的x-y平面)的横截面。可以看出，块的字线由被连接到一起的导电材料的条来形成。因此，在块的不同串中标记WLO的所有字线被电连接在一起，并且由单个导电体921形成。类似的，在块的不同串中标记WL63的所有字线被电连接在一起，并且由单个导电体923形成。在给定的水平(level)上形成块的字线的这两个导电体表现为从块的相对侧延伸的交叉指(11^61(118；^3七6(1打即6^)。这两个导电体可以由浅沟槽隔离(51^110￥Trench Isolat1n，STI)电介质或由任何合适的绝缘体来分离。类似的样式可以在字线的每个水平处找到(例如，WLI和WL62类似地相互交叉，WL2和WL61类似地相互交叉，等等)。不同的块的字线彼此隔离。因此，块A的WLO与块B的WLO分离且电绝缘。类似的，±夬六的WL63与块B的WLO分离且电绝缘。
[0069]存储器孔被示出为圆圈(存储器孔在形状上是圆柱形的，并且在Z方向上延伸，垂直于所示的横截面KU形NAND串925沿着两个存储器孔927、929延伸，一个存储器孔927穿过导体923，且另一个存储器孔929穿过导体921。串集合由沿着X方向对准且共享字线(其还沿着y方向延伸)的所有这样的串组成。例如，一个这样的集合由在块B中的“串3”指示的所有串、包括串925构成。当选择在块内的给定集合的串时，所选择的字线(或字线的部分，S卩，与该字线相交的位线的子集)可以通过将适当的字线电压施加到所选择的字线和未选择的字线而被读取。背栅(图9B中未示出)在块B的字线之下延伸以控制块中的所有串的所有BG晶体管。当适当的偏压被施加到块B的BG时，串925的背栅晶体管和由“串3”指示的所有其它相似的串的背栅晶体管导通以使能访问串3的存储器单元。
[0070]图1OA示出了沿着与NAND串925的存储器孔927和929相交的y-z平面的横截面，使得可以清楚地看到在存储器孔内形成的结构(存储器孔结构)。图1OA示出了存储器孔927和929在底部连接在一起，以使两个翼可以串联地电连接。
[0071]图1OB示出了在形成存储器单元的存储器孔929中的层的堆叠的结构。可以看出，阻挡电介质“±夬”181被沉积在存储器孔的壁上，以提供与字线180a、180b的电隔离。电荷俘获层(CTL) 183被沉积在阻挡电介质181上。CTL层183形成电荷存储元件，其中CTL紧密靠近多晶硅字线180a、180b。隧道电介质185被沉积以提供电隔离，并在某些条件下允许电荷隧穿到CTL层183中。沟道层187被沉积以沿着串形成存储器单元的沟道。核心(core)材料189被沉积，该核心材料189形成位于存储器孔中的列的核心。
[0072]当NAND串使用存储器孔制成时，层被沉积在圆柱形存储器孔内，使得存储器孔以与所有水平中存在的所有沉积的层基本上统一的方式而被填充(虽然在存储器孔直径和其他尺寸中的一些变化可能出现)。因此，例如，在3-D NAND存储器中的电荷俘获层一般形成为沿着NAND串延伸的连续的管(tube)。电荷俘获层在其穿过存储器单元之处(S卩，存储器孔穿过字线之处)形成电荷俘获元件。
[0073]3_D块编程
[0074]在一些三维存储器系统中，块包含多个单独可选择的串集合(如图9A-9B所示)。在一些情况下，数据的编程从一个串中的字线行进到下一个串中的对应的字线。例如，图11示出了编程如何从串O的WLO行进到串I的WLO、到串3的WLO等等，直到编程所有串的WLO完成。然后，编程可以行进到WL1。这样的编程序列的一个结果是，存在与未写入的字线相邻的多个字线(即，与写入字线和未写入字线之间的边界相邻)。虽然在平面NAND中，一般只有一个字线(最后写入的字线)与未编程的字线相邻，然而在诸如图11所示的三维存储器中，可能在每个串集合中有一个字线与未编程的字线相邻。在该示例中的编程可以是SLC或MLC JLC编程可以在一遍中一起编程所有的存储器状态(全序列编程)，或者可以执行随后一遍以执行较高页编程。在任一情况下，某些数据保持与未编程的字线相邻。使数据沿着与未编程的字线相邻的字线可能具有不期望的结果，特别是在此条件很可能会持续延长的时段的块中。
[0075]在许多块中，数据被有些频繁地写入，直到块是满的。例如，块可以被维持作为开放的块，准备接收已更新的数据，直到该块是满的或直到该块与另一个块合并(这通常得到满的块)。在这样的块中，数据一般不保持与未写入的字线保持相邻达延长的时间段。附加的数据被写入在先前未写入的空间中，或者数据是通过被复制到另一个块并从当前的块擦除来合并。然而，可能不是所有的块或所有类型的数据都是如此。
[0076]在一个示例中，数据可以保持与未写入的字线相邻达延长的时间段，因为数据是系统控制数据，该系统控制数据很少更新，并存储在专用块中。例如，引导块(boot block)或文件系统块可以包含这样的不常写入的数据。当这样的块存在于平面NAND存储器中，编程的字线可以保持与未编程的字线相邻达延长的时间段，因为数据未被更新，并且没有进一步的数据被写入相邻的字线中。在其中块中有多个串集合的三维存储器的系统中，在给定的块中可能存在多个这样的字线。在这样的存储器中，写入的字线可以保持有未写入的相邻者更久，因为写入的顺序从串行进到串，然后返回到相邻者(即到该块的接下来的η-1写入是到其他串，其中η是块中的单独可选择的串集合的数目)。这在某些存储器系统中可能引起问题，特别是其中可能发生电荷迀移的电荷俘获存储器。
[0077]电荷迀移
[0078]在很多平面NAND阵列中的存储器单元使用浮置栅极作为电荷存储元件来形成。因为浮置栅极由导电材料形成，其中电荷自由流动，每个存储器单元一般具有单独的浮置栅极，该单独的浮置栅极与相邻单元的浮置栅极电隔离。相对照，电荷俘获存储器阵列使用电荷俘获材料形成电荷存储元件而形成。因为电荷被俘获在这样的材料中，并且不能自由流动，能够由这样的材料的单个连续部分形成多个单元的电荷存储元件。这消除了在这样的元件之间提供电隔离的需要。这在其中垂直堆叠的存储器单元将使这样的隔离难以实现的三维存储器系统中是特别有用的。因此，很多三维存储器阵列使用电荷俘获材料的穿过多个存储器单元垂直延伸的连续部分。例如，在图10A-10B中的电荷俘获层183作为电荷俘获材料的垂直管而延伸。平面NAND存储器可以使用形成多个存储器单元的电荷存储元件的电荷俘获材料的条。
[0079]尽管一般选择用于电荷俘获层的合适的材料使得电荷在编程之后保持被俘获，但是这样的材料可以允许电荷经过延长的时间段的一些运动。例如，在编程之后，存储在存储器单元的电荷存储元件中的电荷可能趋向于从被编程的位置迀移。在这样的电荷存储元件通过电荷存储材料的一部分连接到未写入的单元的电荷存储元件的情况下，电荷可能趋向于迀移到电子可能与空穴组合的未写入的部分(即，趋向于从具有电荷的区域迀移到没有电荷的区域)。
[0080]图12示出了沿着与图1OB所示的视图类似的存储器孔的部分的横截面。在该示例中，已经沿着WLO发生编程，而随后的字线(WLl，WL2等)保持未被编程。编程将负电荷(由电子“e—”示出)放置在CTL 183中，其中CTLl83穿过WLO。然而，该电荷可能倾向于朝向不包含电荷或包含正电荷或“空穴”(由正电荷“+”示出)的CTL 183的部分迀移。擦除可能导致空穴产生，使得未写入(擦除的)单元具有一些正电荷。在这种情况下，这样的电荷朝向未写入的字线向下迀移(如箭头所示)。虽然这样的电荷迀移可能是相对小的影响，并且在许多情况下可以被忽略，但是经过延长的时间段其可能变得显著。特别是，如果留在所示的条件(WLl和WL2未写入)下达延长的时间段，则沿着WLO的数据可能受这样的电荷迀移影响。最终，沿着WLO的数据将发生错误(坏位)，因为电荷的损失将影响存储器单元的阈值电压，导致存储器单元被误读。最终，在这样的数据中的坏位的数目可能超过误差校正码(ECC)的能力，使得数据变得不可由ECC校正(UECC)且丢失。以这种方式丢失任何数据是不希望的，且丢失系统控制数据是特别不希望的。
[0081]根据本发明的方面，可能受电荷迀移影响的数据被标识，并以保护防止丢失的方式存储。在一个示例中，这样的保护通过沿着三个相邻的字线写入数据的三个拷贝来提供，数据被对准，使得相同的位沿着电荷俘获材料的相同的部分被放置。一般地，电荷迀移趋向于主要影响最靠近未编程的字线的编程的字线(在较高字线中的任何电荷迀移应少得多)，使得沿最低写入的字线的拷贝可以被认为是牺牲的拷贝。在三个这样的字线的中间字线中的数据的拷贝可以被认为是安全的拷贝，因为其在任一侧具有相同的数据，因此，具有低的电荷迀移的风险。顶部的拷贝可能是中等风险，这取决于存储在其之上的数据(如果有的话)。
[0082]图13示出了数据的三个拷贝沿着三个相邻的字线(WLO、WLl和WL2)被写入使得沿着不同的字线的相邻位是相同的示例。所示的三个编程的存储器单元(沿着WL0、WL1和WL2)被编程有相同的数据，因此在其各自的电荷存储元件中具有相同量的电荷。虽然可能存在从WL2的存储器单元沿着WL3朝向未编程的存储器单元的一些电子迀移，但是没有从存储器单元沿着WLl的显著的电子迀移(例如，电子迀移不足以引起坏位，或不足以在给定的时间段中引起沿着WLl的UECC数据)。
[0083]图14A进一步示出了沿着三个相邻字线写入三个拷贝。数据O被写入到串O的WL0、WLI和WL2。随后，数据I被写入到串I的WLO、WLl和WL2，等等。数据的部分可以以SLC或MLC格式被存储(即，存储单元可以仅存储一位，或多于一位)。沿着紧邻的字线的数据的部分被对准，使得共享CTL部分的沿着相同NAND串的相邻的单元具有相同的状态(相同电荷量)。因此，三个相同的拷贝被存储(没有不同的加扰，或不同的对准)。随后，当是时候读取数据时，中间的拷贝(在图14A中沿着WLl的拷贝)可以被读取，因为这被认为是安全的拷贝。
[0084]虽然电荷迀移可能影响沿着相同串的其它字线的存储器单元，但是电荷一般不在不同串的电荷俘获层之间迀移。因此，虽然串5仍然未写入，但是一般不需要保护沿着串4的数据防止电荷迀移到串5。类似地，一般不需要保护数据防止在块之间的电荷迀移。
[0085]虽然图14A示出了块的前三个字线的写入，但是后面的写入可以稍有不同地处理。特别是，在一些字线已经被写入的情形中，将存在沿着在任何新写入的一侧上的字线的数据(在图14A中，物理上在新的字线上方，沿着较低编号的字线)。可能不是必须在这种情况下写入三个字线(尽管在一些情况下，可能是希望的)。可取代地，先前写入的字线可以提供针对电荷迀移的足够保护，以保护在一侧的新数据，使得只需要在另一侧的保护，并且只有两个拷贝被写入。
[0086]图14B示出了在稍后的时间对与图14A相同的块的发生的写入。这里，该块的所有的N个串的WLO已经被写入且写入返回到串O。数据N+1的两个拷贝沿着串O的WL3和WL4被写入ο类似地，数据N+2的两个拷贝沿着串I的WL3和WL4被写入，且数据N+3的两个拷贝沿着串2的WL3和WL4被写入。拷贝如之前一样被对准，以确保沿着相同的垂直NAND串的在字线WL3和WL4上的单元接收相同的数据，并被编程到相同的电荷水平。在这种情况下，沿着WL3的数据的拷贝可以认为是安全的拷贝，沿着WL4的数据的拷贝被认为是牺牲的拷贝。没有新数据(数据N+1、N+2、N+3)的另外的拷贝在沿着WL3的安全拷贝以上被写入，因为沿着这些串的WLO、WLI和WL2的先前写入的数据降低了在这个方向上的电荷迀移的风险。虽然在WL3上的安全的拷贝以上的数据与安全的拷贝是不相同的，但在一些情况下仍可以提供足够的保护。
[0087]应该理解的是，保护数据的安全的拷贝所需的编程方案取决于电荷迀移的风险，而电荷迀移的风险又可以取决于存储器阵列的几何形状、使用的材料、用于存储器状态的电荷电平、环境因素(温度等)和其它参数。此外，所需的保护程度可以取决于许多因素，包括:ECC方案校正坏位的能力和所需保护的时间段。在图14A-14B的示例中，在安全的拷贝的任一侧的一个拷贝在未写入的串中提供了足够的保护，而随后的写入只需要在安全的拷贝的未写入一侧的一个拷贝(物理上在图14B的安全的拷贝以下)。在其它示例中，三个拷贝可以继续被写入，用于在相同串集合中的后续写入(例如，用相同的数据一起写入WL3、WL4和WL5，以提供沿着WL4的安全的拷贝)。在其他情况下，多于三个拷贝可以被写入，以确保安全的拷贝保持安全。例如，可以在安全的拷贝和任何未写入的字线之间写入两个牺牲的拷贝。
[0088]清楚地写入另外的数据花费另外的时间，并且写入相同的数据三次一般比写入一次花费更多的时间。然而，实现本发明的各方面所需的额外的时间可以通过以有效的方式编程多个拷贝来减少。在很多存储器系统中，要被编程的数据被保持在保持数据页的锁存器集中。当写入命令由存储器控制器发送时，要被写入的数据一般被传输到数据锁存器，并且该数据然后从数据锁存器被写入到字线的存储器单元。随后，另一个写入命令可以被接收，具有更多的数据，该更多的数据被类似地锁存并写入到沿另一个字线的存储器单元。虽然该相同的方案可以使用多次，以沿着多个字线编程相同的数据，但是能够取消某些步骤。
[0089]图15示出了相同的数据从数据锁存器502三次被写入到三个不同的字线(WL0、WL1和WL2)的示例。在该示例中，代替从存储器控制器504通过存储器总线506传输相同的数据三次，在沿三个字线的编程期间，该数据被保持在数据锁存器中。因此，仅需要将数据从控制器504通过存储器总线506传输一次，并且后续的编程发生在芯片上。因此，操作更快速，因为从控制器的传输只发生一次，并且在编程发生的同时，存储器总线506可以用于其它目的(即，控制器可以使用总线用于与其他存储器裸芯通信，同时数据从片上锁存器被编程到字线)。在一些情况下，控制器可以发送三个写入命令，在第一个伴随有数据的传输，并且发送第二和第三个命令而没有另外的数据。可替代地，控制器可以使用指示数据将沿着三个紧邻的字线被编程三次的命令。在这种情况下，该数据用单个写入命令被传输一次，且控制器和存储器总线不必进一步做任何事情。存储器裸芯接收数据到数据锁存器中，且沿着三个字线而不用任何进一步的输入来编程该数据。
[0090]虚数据
[0091]在一些非易失性存储器系统中，数据保持性在存储少量数据的块中比更满的块更差。因此，与存储大量数据的块相比，存储少量数据的块随着时间可能具有差的数据保持性。例如，图11的块示出了在每个串只有一个字线被写入的阶段的块。所有其他的字线是未写入的。这种情形下可能会导致差的数据保持性。图14A示出了其中在串0-4中三个字线被写入且所有其他的字线保持未写入的情形。虽然这种布置为WLl上的数据的安全的拷贝提供了保护，但是在块中的少量的写入数据对于数据保持性可能不是最佳的。
[0092]在许多情况下，具有大面积的未写入的空间的块不会保持在该条件下很长时间。然而，如上所讨论的，某些块可以保持大部分未写入达长时间段。例如，专用于诸如固件、映射数据，或者不经常更新的错误日志数据的某些系统控制数据的块可以在更新之间大部分未写入达延长的时段。
[0093]根据本发明的方面，可以在存储任何系统控制数据之前通过沿着多个字线编程虚数据来格式化用于存储系统控制数据(或否则可能保持基本上为空达延长的时间段)的块。因此，当系统控制数据被写入这样的块中时，在块中未写入的空间已经减少，且写入的空间增加，到提供可接受的数据保持性的水平。
[0094]图16示出了被格式化用于系统控制数据的存储或用于很可能在写入之间保留长时段的另一使用块的示例。格式化包括在存储任何系统控制数据之前沿着多个字线编程虚数据。在该示例中，虚数据沿着所有串的WLO-WLX被编程。在任何特定的情况下选择的X的值取决于数据保持性要求和来自编程给定数量的字线的预期效益。
[0095]因为虚设数据不是主机数据或否则不是有用的数据，虚数据一般不必可用于以后的恢复。这允许使用一些技术以使这样的虚数据的编程比正常的编程更快。例如，验证可能会受到限制，或被跳过，因为只要总计的单元达到某一水平的电荷，特定的存储器单元是否达到特定的状态可能不重要。大的电压脉冲可以用于快速编程单元，因为过编程(overprogramming)—般不是问题，且没有先前写入的数据去干扰。虚数据可以被编程而对于每个字线不单独从主机传输数据。由此，虚数据可以持续地维持在数据锁存器中，同时虚数据被编程到连续的字线。在一些情况下，虚数据可以以随机样式被写入。在一些情况下，虚数据以被标识为提供保护防止电荷迀移的预定样式被写入。这样的样式可以是对于特定的存储器设计特有的且可以是随着时间而适应的。
[0096]图16示出了沿着字线WLX+1-WLX+3存储的系统控制数据。在该示例中，每个部分的三个拷贝如之前一样沿着三个紧邻的字线来存储，使得安全的拷贝沿着WLX+2被存储。在其它示例中，仅仅两个拷贝可以以这种方式沿着两个字线被写入，因为虚数据可被认为在一侧给出了足够的保护。虽然虚数据可能不会导致在沿着NAND串的相邻的单元中的相同的电荷水平，但是虚数据可以在大多数单元中提供一些电荷，这可能足以显著减少朝向用虚数据编程的区域的电荷迀移。
[0097]图17示出了用于重要数据的可靠写入的方案。确定720数据是否为高风险的。高风险的数据可以是有可能保持与块中的未写入空间相邻达延长的时间段的任何数据。这可以包括系统控制数据，诸如固件、映射数据、错误日志数据、或者被存储在专用块中且不经常更新的其他数据。然而，高风险数据不限于系统控制数据，并且可以包括可能保持与未写入空间相邻达长时间的任何数据，包含主机数据。如果数据被标识为高风险，则数据与用于沿着多个紧邻的字线写入该数据的多个(例如两个或三个)拷贝的命令一起发送722。数据被传输到数据锁存器一次且在存储器中写入多次。在其它示例中，可以使用多个写入命令，而数据仅被传输一次。如果数据不是高风险，则可以发送724常规的写入命令(S卩，致使单个拷贝从数据锁存器被写入到存储器阵列的命令)。
[0098]图18示出了块准备或格式化的示例，该格式化可以改善对于存储在一些块中的一些数据的数据保持性。确定830块是否具有数据保持错误的高风险。例如，要作为用于存储系统控制数据的专用块的块可以被认为是高风险的块。当这样的块被识别时，在存储任何其他数据之前，虚数据的样式被写入块中832。例如，前X个字线可以用虚数据写入。如果块不是高风险的，则可以不需要虚数据，且没有虚数据被写入834。
[0099]图19示出了可用于实现本发明的各方面的硬件的示例。特别是，图19示出了存储器系统400，其包括存储器控制器402和存储器集成电路(IC)404。存储器IC 404包括电荷俘获存储器单元阵列406和外围电路408。存储器单元阵列406包含专用于存储系统控制数据的一些块和存储主机数据的一些块。外围电路408包含写入电路410和读取电路412。写入电路410被配置为将虚数据写到一些块，以便格式化这些块用于更好的数据保持。写入电路410被进一步配置为写入沿着多个字线对准的系统控制数据的多个拷贝，使得提供安全的拷贝且提供一个或多个牺牲的拷贝。写入电路410可以包含一行或多行数据锁存器以在这样的多次写入期间保存数据。
[0100]
[0101]为了说明和描述的目的，已经呈现本发明的前面的详细描述。它不旨在穷尽或限制本发明到公开的精确形式。根据上述教导，许多修改和变化是可能的。选择所描述的实施例以便最好地解释本发明的原理及其实际应用，从而使得本领域的技术人员在各种实施例中并利用适合于预期的特定用途的各种修改最好地利用本发明。本发明的范围由所附的权利要求限定。
【主权项】
1.一种操作电荷俘获存储器单元的阵列的方法，所述方法包括: 接收要被存储在所述阵列中的数据的部分； 确定所述数据的部分是否可能被电荷俘获存储器单元之间的电荷迀移所影响；以及 如果所述数据的部分可能被电荷迀移所影响，则沿着第一字线存储所述数据的部分的第一拷贝，沿着第二字线存储所述数据的部分的第二拷贝，并且沿着第三字线存储所述数据的部分的第三拷贝，所述第一字线和所述第三字线位于在任一侧紧邻所述第二字线，所述数据的部分的所述第一拷贝、第二拷贝和第三拷贝对准，使得沿着所述第二字线的存储器单元中的每个位与沿着所述第一字线和所述第三字线的相邻单元中的位相同。2.如权利要求1所述的方法，其中，如果所述数据的部分不太可能被电荷迀移所影响，则沿着字线存储所述数据的部分的单个拷贝，沿着在任一侧的相邻字线存储其他系统控制数据。3.如权利要求1所述的方法，其中，可能被电荷迀移所影响的数据是系统控制数据，其中，所述第一字线、所述第二字线和所述第三字线在专用于存储系统控制数据的块中。4.如权利要求3所述的方法，还包括在专用块中存储所述系统控制数据的部分的所述第一拷贝、所述第二拷贝和所述第三拷贝之前，将虚数据编程到所述专用块的多个字线。5.如权利要求1所述的方法，还包括:随后通过只读取所述数据的所述第二拷贝从所述阵列读取所述数据的部分。6.如权利要求1所述的方法，其中，所述数据的部分从片上数据锁存器的集合被写入到所述第一字线、所述第二字线和所述第三字线，所述片上数据锁存器在向所述第一字线、所述第二字线和所述第三字线的写入期间维持所述数据的部分的拷贝。7.如权利要求6所述的方法，其中，响应于指示要写入所述数据的三个拷贝的单个写入命令，所述数据被写入到所述第一字线、所述第二字线和所述第三字线。8.如权利要求1所述的方法，其中，沿着所述第一字线、所述第二字线和所述第三字线的存储器单元包含电荷俘获单元，所述电荷俘获单元形成在电荷俘获材料的部分中，所述电荷俘获材料的部分在垂直于所述第一字线、所述第二字线和所述第三字线的方向上延伸。9.如权利要求9所述的方法，其中，所述电荷俘获材料的部分是管状部分，所述管状部分穿过在所述第一字线、所述第二字线和所述第三字线中的垂直孔而延伸。10.如权利要求9所述的方法，其中，所述电荷俘获材料的部分是平行于基板表面的平面而延伸的条。11.一种操作电荷俘获存储器单元的阵列的方法，所述方法包括: 通过用虚数据编程电荷俘获存储器单元的块的多个字线来格式化该块，作为用于存储系统控制数据的专用块； 随后，接收要被存储在所述专用块中的系统控制数据的部分；以及 沿着第一字线写入所述系统控制数据的部分的第一拷贝，沿着第二字线写入所述系统控制数据的部分的第二拷贝，并且沿着所述专用块的第三字线写入所述系统控制数据的部分的第三拷贝，所述第一字线和所述第三字线位于在任一侧紧邻所述第二字线，所述系统控制数据的部分的所述第一拷贝、第二拷贝和第三拷贝对准，使得沿着所述第二字线的存储器单元中的每个位与沿着所述第一字线和所述第三字线的相邻单元中的位相同。12.如权利要求11所述的方法，其中，所述专用块包含多个串集合，且所述格式化包含用虚数据编程所述多个串集合的每个集合的至少一个字线。13.如权利要求11所述的方法，其中，所述虚数据是随机生成的数据。14.如权利要求11所述的方法，其中，所述虚数据具有减少从所述专用块中的后来被编程的单元的存储器单元的电荷迀移的预定样式。15.如权利要求11所述的方法，其中，所述系统控制数据的部分的所述第一拷贝、所述第二拷贝和所述第三拷贝从所述系统控制数据的部分的锁存的拷贝被写入，所述锁存的拷贝在所述系统控制数据的部分的所述第一拷贝、所述第二拷贝和所述第三拷贝的写入期间持续地被维持在片上数据锁存器中。16.如权利要求15所述的方法，其中，响应于来自存储器控制器的指示所述系统控制数据的部分的三个拷贝应该被写入的单个写入命令，执行所述系统控制数据的部分的所述第一拷贝、所述第二拷贝和所述第三拷贝的写入。17.如权利要求11所述的方法，其中，所述系统控制数据是用于存储器系统操作的固件。18.如权利要求11所述的方法，其中，所述系统控制数据是映射表数据、或错误日志数据。19.一种非易失性电荷俘获存储器系统，包括: 电荷俘获存储器单元的阵列，其布置在多个单独可擦除的块中，所述多个单独可擦除的块包含专用于系统控制数据的存储的至少一个专用块;以及 写入电路，被配置为将虚数据写入到所述专用块的多个字线，且随后沿着所述专用块的三个相邻的字线写入所述系统控制数据的三个相同的拷贝，使得沿着通过电荷俘获材料连接的所述三个相邻的字线的任意三个存储器单元相同地被写入。20.如权利要求19所述的非易失性电荷俘获存储器系统，其中，所述电荷俘获存储器单元的阵列处于从基板垂直延伸的串联连接的串中，每个块包含多个单独选择的串联连接的串的集合。21.如权利要求19所述的非易失性电荷俘获存储器系统，其中，所述多个单独可擦除的块包含存储从主机接收的数据的主机数据块。22.如权利要求21所述的非易失性电荷俘获存储器系统，其中，所述写入电路不被配置为在存储从所述主机接收的数据之前将虚数据写入到所述主机数据块的字线，且所述写入电路不被配置为沿着所述主机数据块的字线写入主机数据的三个相同的拷贝。
【文档编号】G11C16/34GK105849811SQ201480066620
【公开日】2016年8月10日
【申请日】2014年12月3日
【发明人】D.拉古, C.N.Y.阿维拉, G.A.杜西亚, Y.董
【申请人】桑迪士克科技有限责任公司