一种双端流水线型复制位线电路的制作方法
【技术领域】
[0001] 本实用新型涉及集成电路（IC)设计领域，尤其涉及一种双端流水线型复制位线 电路。
【背景技术】
[0002] 随着科技水平的发展，集成电路设计所追求的更高的速度、更低的功耗以及更小 的面积已成为主要的设计方向。SRAM作为基本的IP核在集成电路设计中扮演了不可或缺 的角色，现阶段降低功耗的主要方法是降低电源电压，即功耗与电源电压的平方成线性关 系，因而通过降低电源电压可以大幅降低功耗；但是，随着电源电压的下降，所设计的电路 的工艺偏差会增大，这将会严重影响芯片的性能，甚至影响芯片的良率。此外，工艺的进步 也会增加晶体管阈值电压的偏差。在SRAM设计中降低灵敏放大器控制时序信号的工艺偏 差不仅能够减少位线放电时间，提高SRAM的访问速度，降低SRAM访问功耗；而且由于工艺 偏差的降低，也保障了 SRAM的良率。因此在低电压下降低SRAM中灵敏放大器控制时序信 号的工艺偏差具有很重要意义。
[0003] 为了在降低电源电压节省功耗的前提下降低工艺偏差或提高工艺容忍能力，现有 技术中主要包括以下几种方案：
[0004] (1)如图1中所示的时序复制模块是一种复制位线电路结构，为现有技术中广泛 使用的传统复制位线技术。该技术取代了原始的反相器链延迟复制电路，并通过采用复制 位线Replica Bitline、冗余单元DC以及复制单元RC，复制存储列的位线和存储单元的放 电过程，最终输出灵敏放大器使能信号。传统复制位线电路由冗余单元DC以及复制单元RC 组成；其中，RC和DC的总数之和与被复制的存储阵列中的任意一列位线的负载存储单元 总数相等；当位线电压通过放电达到一定值时，通过反转反向器输出灵敏放大器使能信号 SAE，开启灵敏放大器，实现对灵敏放大器时序延时的控制。使用这种传统复制位线电路相 比于使用单纯的反相器链延时电路，降低了灵敏放大器控制时序SAE信号因工艺波动而产 生的偏差。但是随着工艺的进步，这种传统的位线复制技术已无法很好的改善时序偏差问 题，尤其当电源电压降低时，工艺偏差会变得很差，使SRAM芯片的性能大幅下降。
[0005] (2)如图2中所示的时序复制模块是一种多级复制位线技术电路结构，该技术在 传统复制位线的基础上将位线平均分割成M级，通过反相器将每一级串联在一起，最后一 级反相器输出SAE，其中每一级复制位线的复制单元RC相等且与传统复制单元RC数目一 致，因此，每一级复制位线的放电延迟时间和放电时序工艺偏差是传统放电延迟时间和工 艺偏差的1/M，根据统计学原理，被分割后的M级复制位线叠加之后总的放电延迟与传统复 制位线电路的放电延迟相等，但叠加之后总的工艺偏差却只为传统复制位线的！/| " 但是随着M的增大，反相器带来的门延迟和量化误差将不可忽略。
[0006] (3)如图3所示是一种数字复制位线技术电路结构，由时序复制模块和时序倍乘 电路组成；该技术将时序复制模块中复制位线的复制单元RC个数增加为传统复制单元RC 的K倍，根据统计学原理及相关结论得出，时序复制模块的放电延迟时间和工艺偏差分别 为传统复制位线的l/κ和丨/ id。因此在保证与传统复制位线的放电延迟时间相等的基 础上，数字复制位线电路除了时序复制模块之外还需要引入一种时序倍乘电路TMC，通过时 序倍乘K倍，最终的时序偏差是传统复制位线的丨/#。但是由于引入的时序倍乘电路是由 大量的延迟单元组成，这将会造成很大的芯片面积的浪费。同时这些延迟单元本身的量化 误差和工艺偏差不可忽略，在低电压时，倍乘电路的偏差恶化的比较严重，甚至会超过复制 位线的工艺偏差。
[0007] (4)如图4所示是一种多级并行复制位线技术电路结构，该电路通过把复制位线 分割成M级，同时将复制单元RC数目增加 K倍，利用时序累加电路（TAC)中的数字延迟单 元DDC并行复制每一级复制单元的放电时间，最后通过M*K级数字延迟单元DDC叠加输出 最终的SAE，因此将工艺偏差降低为传统复制位线的丨/丨<# .该技术的本质是复制了 K根 位线，且时序累加电路TAC中M*K级数字延迟单元DDC电路也是由大量的延时单元组成，这 样大大增加芯片的面积，尤其是M增加时，会浪费更多的芯片面积。
[0008] (5)如图5中所示的时序复制模块是一种双复制位线技术电路结构，该电路结构 充分利用了传统复制位线的两条位线，并使两条位线相结合，使用新型双端复制单元RC， 在保持和传统复制位线电路面积不变的基础上，可以将工艺偏差降低为传统复制位线的 I / Vi。但是由于位线电容变大，这会使位线预充时间增加，从而导致SRAM整体访问时间的 增加，影响芯片速度。 【实用新型内容】
[0009] 本实用新型的目的是提供一种双端流水线型复制位线电路，能够很大程度降低 SRAM读关键路径上的灵敏放大器控制时序的工艺偏差，同时不会大幅增加芯片的面积，不 影响位线预充时间。
[0010] 本实用新型的目的是通过以下技术方案实现的：
[0011] 一种双端流水线型复制位线电路，包括：
[0012] 第一反相器INVl，第二反相器INV2,第三反相器INV3,第一与非门NANDl，第一复 制位线RBL、第二复制位线RBLB、第一预充PMOS管PR1、第二预充PMOS管PR2、第一 D触发 器DFF1到第N D触发器DFF N、第一控制电路CTL1到第N控制电路CTL N、第一充电PMOS管P1 到第N充电PMOS管Pn、每组K个共N/2组复制单元RC以及一组X个冗余单元DC ;其中，N 为偶数；
[0013] PR信号连接第一预充PMOS管PRl和第二预充PMOS管PR2的栅极；第一预充PMOS 管PRl和第二预充PMOS管PR2的源极接电源电压VDD，漏极分别接第一复制位线RBL和第 二复制位线RBLB ;第一充电PMOS管P1到第N充电PMOS管P N的栅极分别接Y i信号到Y N， 源极接电源电压VDD，偶数部分的漏极分别接第一复制位线RBL，奇数部分的漏极分别接第 二复制位线RBLB ;其中，Y1信号到Y N分别为第一 D触发器DFF i到第N D触发器DFF ^勺QB 端输出信号；
[0014] 时钟信号线CLK与第一 D触发器DFF1的时钟输入端CK和第一控制电路CTL 第N控制电路CTL1^使能端EN相连；第一控制电路CTL i到第N-I控制电路CTL N_i的输入 端IN分别连YjIjY N信号，第N控制电路CTLJ^输入端IN接电源电压VDD ;第一控制电路 CTL1到第N控制电路CTL ^勺输出端OUT分别连第一 D触发器DFF i到第N D触发器DFF ^勺 复位端RN ;
[0015] 第一 D触发器DFFj^输入端D接电源电压VDD，第二D触发器DFF2到第N D触发 器DFFn*别依次交替接INV JP INV 2信号；第一 D触发器DFF i到第N D触发器DFF N的输出 端输出％到Q N信号，Q #」Q η分别连接到第二D触发器DFF 2到第N D触发器DFF N的输入 端D，且Q1信号又连接到第一组K个复制单元RC的第一时钟信号端CKl上，Q 2连接到第一 组K个复制单元RC的第二时钟信号端CK2上，〇3和Q 4分别接到第二组K个复制单元RC的 第一时钟信号端CKl和第二时钟信号端CK2,以此类推，QN_JP Q N分别接到第N/2组K个复 制单元RC的第一时钟信号端CKl和第二时钟信号端CK2 ;
[0016] 第一组K个复制单元RC到第N/2组复制单元RC的第一位线信号端BL均与第一 复制位线RBL端连接，第二位线信号端BLB均与第二复制位线RBLB端连接；一组X个冗余 单元DC的第一位线信号端BL均与第一复制位线RBL电连接，冗余单元DC的第二位线信号 端BLB均与第二复制位线RBLB电连接，而冗余单元DC的第一字线控制信号端CKl和第二 字线控制信号端CK2均接地；
[0017] 第一复制位线RBL连接第一反相器INVl的输入端，输出INV1信号；第二复制位线 RBLB连接第二反相器INV2的输入端，输出INV2信号；信号INV2和1接到第一与非门NANDl 的输入端，第一与非门NANDl的输出端接到第三反相器INV3的输入端，输出信号SAE。
[0018] 进一步的，所述的复制单元RC包括第一 PMOS管P1、第二PMOS管P2、第一 NMOS管 Nl、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4 ;
[0019] 其中，第一 PMOS管Pl与第一 NMOS管Nl构成一个反相器；第一 PMOS管Pl的栅极 与第一 NMOS管Nl的栅极连接在一起后接到电源电压VDD上；第一 PMOS管Pl的漏极与第 一 NMOS管Nl的漏极连接在一起后接到第三匪OS管N3的源极；
[0020] 第二PMOS管P2与第二NMOS管N2构成一个反相器；第二PMOS管P2的栅极与第二 NMOS管N2的栅极连接在一起后接到电源电压VDD上；第二PMOS管P2的漏极与第二NMOS 管N2的漏极连接在一起后接到第四NMOS管M的源极；
[0021] 第三NMOS管N3的栅极为复制单元RC相连的第一时钟信号端CK1，第四NMOS管 N4的栅极为复制单元RC相连的第二时钟信号端CK2,第三NMOS管N3的漏极接复制单元RC 相连的第一位线信号端BL，第四NMOS管M的漏极接复制单元RC相连的第二位线信号端 BLB0
[0022] 进一步的，所述第一控制电路CTL1到第N控制电路CTLn中的每一控制电路CTL 包括：
[0023] 第一 P