专利名称：降低等离子损害的导流电路及半导体制造方法
技术领域：
本发明涉及一种金属氧化物半导体(metal-oxide semiconductor，MOS)晶体管的导流电路，以减少MOS晶体管的栅极氧化层(gate oxide)所遭受的等离子损害(plasma damage)。本发明还涉及减小等离子损害的半导体制造方法。
金属氧化物半导体(metal-oxide semiconductor，MOS)晶体管是一种最常被应用于集成电路(integrated circuits)中的电子元件。MOS晶体管是由栅极(gate)、源极(source)以及漏极(drain)等三种不同电极所构成的四接点元件，其主要是利用MOS晶体管的栅极在不同的栅极电压下所形成的通道效应(channel effect)来做为一种源极与漏极间的数字式(digitalized)固态开关，以搭配其他元件应用在各种逻辑与存储器的集成电路产品上。
请参考
图1至图4，图1至图4为现有的制作MOS晶体管的方法示意图。如图1所示，现有MOS晶体管制作于一半导体晶片10上，半导体晶片10上包含有一硅基底(silicon substrate)12，以及一栅极(gate)16设于硅基底12上，其中栅极16与硅基底12间另包含有一栅极氧化层14，设于硅基底12的表面之上。
接着如图2所示，进行一第一离子注入(ion implantation)工艺18，以于栅极16两侧的硅基底12表层形成二掺杂区，用来当做MOS晶体管的轻掺杂漏极(lightly doped drain，LDD)22，也就是源极漏极延伸(Source-DrainExtension，SDE)。
如图3所示，之后再利用一绝缘材料以于栅极16的垂直侧壁周围形成一侧壁子(spacer)24。然后如图4所示，进行一第二离子注入工艺26，于侧壁子24外缘的硅基底12上形成二掺杂区，做为MOS晶体管的源极(source)27以及漏极(drain)28，完成MOS晶体管的工艺，如图4所示。
请参考图5，图5为现有MOS晶体管进行自行对准硅化物(self-alignmentsilicide，salicide)工艺的方法 示意图。在完成MOS晶体管的工艺之后，目前的半导体工艺大多会再增加一道自行对准硅化物的工艺，或者是在先前的工艺中便分别于栅极16、源极27以及漏极28的硅质表面上溅射一层多晶金属硅化物(polycide)，用来降低各个硅质表面的接触电阻。因此，在完成该自行对准硅化物工艺之后，MOS晶体管的栅极16、源极27和漏极28表面会形成一金属硅化物层32，以降低各个硅质表面的接触电阻。
然而在制作MOS晶体管的过程中，由于等离子蚀刻(plasma etching)、离子轰击(ion bombardment)以及显影(photo process)时所进行的紫外线放射(UVradiation)等步骤皆有可能会造成大量的电子累积在栅极之中，进而产生电流自栅极渗入硅基底的现象，亦即俗称的“天线效应”(antenna effect)。此一天线效应将导致栅极氧化层的退化(degradation)，也就是所谓的“等离子损害”(plasma process induced damage，PPID)，进而严重影响MOS晶体管的功能。因此，如何避免电子在MOS晶体管制作过程中累积于栅极中而造成栅极氧化层受到等离子损害，实为一刻不容缓的重要课题。
因此本发明的主要目的在于提供一种减少金属氧化物半导体(MOS)晶体管的栅极氧化层遭受的等离子损害(plasma process induced damage，PPID)的方法，以解决上述现有制作方法的问题。
在本发明的优选实施例中，该MOS晶体管设于一半导体晶片的一基底上。首先，于该基底上形成一介电层覆盖于该MOS晶体管上，再于该介电层内蚀刻出一第一接触洞通达该MOS晶体管的顶部，以及一第二接触洞通达该基底上的一N型井(n-well)。接着于该介电层上、该第一接触洞以及该第二接触洞内形成一由一金属层所构成的导流电路(bypass)，并于该导流电路中电连接一由一宽度极细的金属导线，或由多晶硅构成的断电区域，使该MOS晶体管电连接于该N型井。最后，在完成该MOS晶体管的工艺后，以一高温方式使该断电区域部分导线熔解，或以一激光照射该断电区域，以切断该断电区域的电连接。
由于本发明的制作方法是藉由一导流电路使该MOS晶体管电连接于该N型井，故该栅极中由于等离子蚀刻(plasma etching)、离子轰击(ionbombardment)以及显影(photo process)时所进行的紫外线放射(UV radiation)等步骤所累积的离子得以藉由该导流电路被导至该N型井内，与该N型井内的离子形成电性中和。因此本发明的制作方法可以防止天线效应(antenna effect)的发生，进而减少该栅极氧化层遭受的等离子损害(plasma process induceddamage，PPID)，有效确保MOS晶体管的正常运作。
以下结合附图来描述本发明的优选实施例。附图中图1至图4为现有制作MOS晶体管的方法示意图；图5为现有MOS晶体管进行自行对准硅化物工艺的方法示意图；图6至图11为本发明减少一金属氧化半导体(MOS)晶体管的栅极氧化层遭受等离子损害的方法示意图。附图示符号说明10半导体晶片 12硅基底14栅极氧化层 16栅极18第一离子注入工艺 22轻掺杂漏极24侧壁子 26第二离子注入工艺27源极 28漏极32金属硅化物层 40半导体晶片42硅基底 44栅极氧化层46栅极 48第一离子注入工艺50N型井52轻掺杂漏极54侧壁子 56第二离子注入工艺57源极 58漏极60介电层 62第一接触洞64第二接触洞 66导流电路68断电区域 70浅沟隔离请参考图6至图11，图6至图11为本发明减少一金属氧化半导体(MOS)晶体管的栅极氧化层所遭受的等离子损害(plasma process induced damage，PPID)的方法示意图。如图6所示，一半导体晶片40上包含有一硅基底(siliconsubstrate)42，以及一栅极(gate)46设于硅基底42上，其中栅极46与硅基底42间另设有一栅极氧化层44设于硅基底42的表面之上。此外，在距栅极46一段距离外的区域内，另设有一N型井(n-well)50于硅基底42内，且N型井50至少与该MOS晶体管相隔以一浅沟隔离(STI)70。
接着如图7所示，进行一第一离子注入(ion implantation)工艺48，以于栅极46两侧的硅基底42表层形成二掺杂区，用来当做MOS晶体管的轻掺杂漏极(lightly doped drain，LDD)52，也就是源极漏极延伸(Source-DrainExtension，SDE)。
如图8所示，之后再利用一绝缘材料以于栅极46的垂直侧壁周围形成一侧壁子(spacer)54。然后如图9所示，进行一第二离子注入工艺56，于侧壁子54外缘的硅基底42上形成二掺杂区，做为MOS晶体管的源极(source)57以及漏极(drain)58。
接着如图10所示，于硅基底42上形成一介电层60覆盖于该MOS晶体管上，并于介电层60内蚀刻出一第一接触洞62通达该MOS晶体管的顶部，以及一第二接触洞64通达硅基底42上的N型井50。随后如图11所示，于介电层60上、第一接触洞62以及第二接触洞64内形成一由钨金属层或其他导电材质所构成导电插塞(plug)，并为金属内连线的一部分的导流电路(bypass)66，然后利用沉积以及照相腐蚀工艺(photo-etching-process，PEP)，于介电层60上形成所所需的金属内连线，并同时定义导流电路66的图案，随后再利用多晶硅的沉积及照相与腐蚀工艺(PEP)，以于介电层60上形成导流电路66中的断电区域68，使该MOS晶体管与N型井50形成电连接，以使后续工艺中的等离子蚀刻(plasma etching)、离子轰击(ion bombardment)、显影(photo process)以及紫外线放射(UV radiation)等工艺步骤所累积的离子得以藉由导流电路66被导至N型井50内，或让栅极46中的离子得以藉由导流电路66被导至N型井50内，与N型井50内的离子形成电性中和，以减少栅极氧化层44遭受等离子损害。
其中，本发明的工艺也可先于介电层60上形成导流电路66中的断电区域68，然后再形成电连接该MOS晶体管、断电区域68以及N型井50的金属内连线层。此外，该利用多晶硅所形成的断电区域68也可以形成于该MOS晶体管的栅极46工艺中，亦即利用定义栅极46的照相与腐蚀工艺(PEP)中，同时形成各栅极46以及导流电路66的图案。最后在完成等离子蚀刻、离子轰击、显影以及紫外线放射等可能造成等离子损害的工艺之后，再以一高温方式使断电区域68部分导线熔解，或以一激光照射断电区域68以阻断电连接，完成该MOS晶体管的工艺。
相比于现有技术，本发明的制作方法是藉由一导流电路使该MOS晶体管电连接于该N型井，故该栅极中由于等离子蚀刻(plasma etching)、离子轰击(ion bombardment)以及显影(photo process)时所进行的紫外线放射(UVradiation)等步骤所累积的离子得以藉由该导流电路被导至该N型井内，与该N型井内的离子形成电性中和，故能有效防止离子累积于栅极中，进而产生电流自栅极渗入硅基底，亦即俗称“天线效应”(antenna effect)的现象。因此本发明的制作方法可以减少该栅极氧化层遭受的等离子损害(plasma processinduced damage，PPID)，减缓栅极氧化层的退化(degradation)，进而确保MOS晶体管的正常运作。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求的范围所做的等效变化与修饰，皆应属本发明专利的涵盖范围。
权利要求
1.一种用来减少一金属氧化物半导体(MOS)晶体管的栅极氧化层遭受等离子损害的导流电路，该导流电路设于一半导体晶片上，该半导体晶片上包括一基底，该MOS晶体管设于该基底上，一介电层覆盖于该MOS晶体管上，以及该导流电路(bypass)设于该介电层之上，该导流电路包括一至少包括一第一接触端与一第二接触端的导线，且该第一接触端电连接于该MOS晶体管顶部的一栅极导电层，而该第二接触端则电连接于该基底上的一掺杂区；以及一断电区域，设于该导线中，用来切断该导线与该MOS晶体管的电连接；其中该栅极氧化层中的离子藉由该导线被导至该掺杂区内，以减少该栅极氧化层遭受等离子损害。
2.如权利要求1所述的导流电路，其中该导线由多个接触插塞(contactplug)以及一金属层所构成。
3.如权利要求1所述的导流电路，其中该导线为一金属内连线(metalinterconnect)的一部分。
4.如权利要求1所述的导流电路，其中该断电区域由多晶硅构成。
5.如权利要求1所述的导流电路，其中该掺杂区为一N型井(n-well)。
6.如权利要求1所述的导流电路，其中该栅极氧化层中的离子藉由该导线与该掺杂区内的离子形成电中和，以减少该栅极氧化层遭受等离子损害。
7.一种减少一金属氧化物半导体(MOS)晶体管的栅极氧化层遭受等离子损害的方法，该MOS晶体管是设于一半导体晶片的一基底上，该方法包括下列步骤于该基底上形成一介电层覆盖于该MOS晶体管上；于该介电层内蚀刻出一第一接触洞通达该MOS晶体管的顶部，以及一第二接触洞通达该基底上的一掺杂区；于该介电层上、该第一接触洞以及该第二接触洞内形成一导流电路(bypass)，并于该导流电路中电连接一断电区域，使该MOS晶体管与该掺杂区形成电连接；以及在完成该MOS晶体管的工艺后切断该断电区域的电连接；其中该栅极氧化层中的离子藉由该导流电路被导至该掺杂区内，以减少该栅极氧化层遭受等离子损害。
8.如权利要求7所述的方法，其中该导流电路由一金属层所构成。
9.如权利要求7所述的方法，其中该导流电路为一金属内连线的一部分。
10.如权利要求7所述的方法，其中该断电区域由多晶硅构成。
11.如权利要求7所述的方法，其中该掺杂区为一N型井(n-well)。
12.如权利要求7所述的方法，其中切断该断电区域的方法是以一高温方式使该断电区域部分导线熔解而阻断电连接。
13.如权利要求7所述的方法，其中切断该断电区域的方法是以一激光照射该断电区域。
14.如权利要求7所述的方法，其中该栅极氧化层中的离子藉由该导流电路与该掺杂区内的离子形成电中和，以减少栅极氧化层遭受等离子损害。
15.一种用来减少一金属氧化物半导体(MOS)晶体管的栅极氧化层遭受等离子损害的导流(bypass)电路，该导流电路设于一半导体晶片上，且该半导体晶片上包括一基底，至少一MOS晶体管设于该基底上，该导流电路包括一至少包括一第一接触端与一第二接触端的导线，且该第一接触端电连接于该MOS晶体管的一栅极导电层，而该第二接触端则电连接于该基底上的一掺杂区；以及一断电区域，设于该导线中，用来切断该导线与该MOS晶体管的电连接；其中该栅极氧化层中的离子藉由该导线被导至该掺杂区内，以减少该栅极氧化层遭受等离子损害。
16.如权利要求15所述的导流电路，其中该导线由多个接触插塞(contactplug)以及一金属层所构成。
17.如权利要求15所述的导流电路，其中该导线是为一金属内连线(metal interconnect)的一部分。
18.如权利要求15所述的导流电路，其中该断电区域由多晶硅构成。
19.如权利要求15所述的导流电路，其中该掺杂区为一N型井(n-well)。
20.如权利要求15所述的导流电路，其中该栅极氧化层中的离子藉由该导线与该掺杂区内的离子形成电中和，以减少栅极氧化层遭受等离子损害。
全文摘要
一种减少MOS晶体管的栅极氧化层遭受等离子损害的方法。先在基底上的MOS晶体管上形成一介电层。接着于介电层内蚀刻出一第一接触洞通达MOS晶体管的栅极,以及一第二接触洞通达基底的N型井,并于介电层上、第一接触洞以及第二接触洞内形成一导流电路,且于导流电路中电连接一断电区域,使MOS晶体管与N型井形成电连接,让在工艺中原本会进入栅极氧化层中的离子藉由导流电路被导至N型井内,以减少栅极氧化层遭受等离子损害,在完成MOS晶体管工艺之后,切断断电区域的电连接。
文档编号H01L21/336GK1385907SQ0111769
公开日2002年12月18日 申请日期2001年5月16日 优先权日2001年5月16日
发明者陈衣凡, 卜起经, 范寿康 申请人:联华电子股份有限公司