专利名称：具有内建电路的光探测器及其生产方法
技术领域：
本发明涉及具有内建电路(a built-in cirruit)的光探测器，其中用于将入射光转变为电信号的光电二极管和用于处理转变的信号的集成电路设置在同一个硅基板上，且涉及生产这种光探测器的方法。
背景技术：
具有内建电路的光探测器被用于广泛的应用场合中，具体地例如光拾取和光空间传输。在光拾取中，具有内建电路的光探测器用于探测焦点错误信号以调节光碟上半导体激光的焦点位置，或探测径向错误信号以调节半导体激光对光碟上蚀坑的焦点位置(即，寻道)。近年来，对于在具内建电路的光探测器的速度和敏感性方面的改进已有越来越多的要求。
图16示出日本已公开的公告第10-107243号公开的具有内建电路的传统光探测器。具有内建电路的光探测器600包括P型半导体基板603、光电二极管601和集成电路602。光电二极管601包括P型埋入隔离扩散层102A、N型埋入扩散层103A、N型外延层104、P型隔离扩散层105A、P型扩散层107、硅的热氧化膜111和氮化硅膜112。集成电路602包括P型埋入隔离扩散层102B、N型埋入扩散层103B、N型外延层104、P型隔离扩散层105B、集电极补偿扩散层106、NPN晶体管外部基极扩散层109、NPN晶体管内部基极扩散层108、NPN晶体管发射极扩散层110、硅热氧化膜111、氮化硅膜112、第一层导体113、中间层绝缘膜114、第二层导体115和氮化硅膜116。
为了加速光电二极管601，需要减小扩散电流分量和CR时间常数分量，这两者都具有慢的响应。扩散电流分量通过在隔离部分(分别是，P型埋入隔离扩散层102A和P型隔离扩散层105A)附近设置N型埋入扩散层103A和P型扩散层107而减小。CR时间常数分量通过减小光电二极管的电容CPD而减小。于是，N型埋入扩散层103A和P型扩散层107每个均被设计成具有尽量小的尺寸，但是在此尺寸下实际使用仍是可以允许的。P型扩散层107设置在一区域中，当读取来自光碟的信号时，光碟(未示出)反射的激光束辐照该区域。
抗反射膜设置在光电二极管601的光接收表面上，使得提高了光电二极管601的灵敏度。硅热氧化膜111和氮化硅膜112形成用作抗反射膜的叠层状层。
硅热氧化膜111要求设置在光电二极管601的光接收表面上。这是因为P型扩散层107和N型外延层104的结表面扩展到光电二极管601的光接收表面，于是在光接收表面上出现了漏电流。
硅热氧化膜111和氮化硅膜112以具有相对于用于CD-ROM和DVD-ROM的激光波长(即，分别为780m和650nm)低的反射率的方式设置。
在集成电路602中，装置的隔离通过扩散隔离而实现。NPN晶体管外部基极扩散层109和NPN晶体管内部基极扩散层108通过注入硼离子(B+)而形成。NPN晶体管发射极扩散层110通过注入砷离子(As+)而形成。对于具有内建电路的光探测器，如此构造的NPN晶体管具有3千兆赫的最大频率(fTmax)和高至60兆赫的响应。
然而，需要更高速率的具有内建电路的光探测器。为了满足此需要，多晶硅发射极、多晶硅基极、具有双多晶硅结构的发射极以及类似物的生产方法已经得以开发。
在具有此结构的晶体管中，采用诸如Si/SiGe的异质结的异质结双极晶体管(以下称作“HBT”)近年来已经得到注意。在HBT中，发射极-基极结在具有不同带隙的两种物质(例如，Si和SiGe)间形成。HBT允许阻挡空穴的从基极注入发射极的势垒高度比阻挡电子的从发射极注入基极的势垒高度高，于是在不降低从基极到发射极的注入效率的情况下基极区的载流子浓度可以增加。相应地，HBT允许由小型化引起增加的基极电阻率降低，因而加速晶体管。
在试图获取具有内建电路的高速光探测器的过程中，图16所示的光电二极管601和通过采用HBT而加速的集成电路602可以设置在同一个P型半导体基板603中。然而，在此情况中，出现了下面的问题。
对于图16中成型有P型扩散层107和N型外延层104的PN结的光电二极管601，如果由CVD或类似工艺沉积的膜设置为光电二极管601光接收表面上的抗反射膜，光电二极管601表面的漏电流将增加。为了避免此情况，需要作为抗反射膜的硅热氧化膜111。
设置为集成电路602(HBT)的NPN晶体管外部基极扩散层109和NPN晶体管内部基极扩散层108的SiGe层具有因Si与Ge间点阵常数不同引起的点阵失配导致的应变。于是，当SiGe层在高温下形成时，位错在Si层和SiGe层之间的界面上发生，因而增加了产生复合电流。
在用作抗反射层的硅热氧化膜111在SiGe层形成后成型的情况中，由SiGe层的点阵失配导致的应变中储存的应变能被释放。这导致激发位错发生的点阵松弛，于是集成电路602的NPN晶体管的结渗漏特性恶化。另外，SiGe层的成分改变，使得生成的SiGe层不具有所需特性(例如，带隙)。
在形成NPN晶体管外部基极扩散层109和NPN晶体管内部基极扩散层108后，形成了NPN晶体管发射极扩散层110、第一层导体113和第二层导体115。一般地，在形成NPN晶体管发射极扩散层110时，干法蚀刻被用于刻蚀多晶硅。干法蚀刻也用于刻蚀常用作第一层导体113和第二层导体115的材料AlSi。氮化硅膜116用气体刻蚀。例如，氮化硅膜116以每分钟4-5纳米的速率通过用在刻蚀AlSi中的气体而做得更薄。结果，氮化硅膜116的厚度与低反射率的优化厚度不一致。
发明内容
根据本发明，提供了一种具有内建电路的光探测器，它包括半导体基板、设置在该半导体基板上的集成电路和设置在该半导体基板上的光电二极管。该集成电路包括设置在集成电路的至少一部分上的SiGe层。于是，上述目的得以实现。
光电二极管可以包括Si的同质结。
光电二极管可以包括多个分离光电二极管(split photodiode)。
光电二极管可以包括设置在半导体基板上的抗反射膜，且抗反射膜可以包括硅热氧化膜。
抗反射膜还可以包括氮化硅膜。
硅热氧化膜的厚度可以在约10nm或更大和约40nm或更小之间。
半导体基板可以包括具有高电阻率的第一导电型半导体。
半导体基板可以包括具有低电阻率的第一导电型半导体基板，以及设置在第一导电型半导体基板上具有高于至少第一导电型半导体基板的电阻率的第一导电型外延层。
半导体基板可以包括具有低电阻率的第一导电型半导体基板、设置在第一导电型半导体基板上具有比至少第一导电型半导体基板低的电阻率的第一导电型半导体层、以及设置在第一导电型半导体层上具有比至少第一导电型半导体基板高的电阻率的第一导电型外延层。
根据本发明，提供一种生产具有内建电路的光探测器的方法。具有内建电路的光探测器包括半导体基板、形成在半导体基板上的集成电路、以及设置在半导体基板上的光电二极管。该集成电路包括形成在集成电路的至少一部分上的SiGe层。该方法包括步骤a)在半导体基板上形成光电二极管；以及b)在光电二极管成型后形成SiGe层。因此，上述目的得以实现。
光电二极管可以包括设置在半导体基板上的抗反射层。步骤a)可以包括在半导体基板上形成抗反射层的步骤c)。步骤c)可以包括在半导体基板上形成硅热氧化膜的步骤。步骤b)可以包括步骤刻蚀在步骤c)上形成的硅热氧化膜；以及通过低温MBE形成SiGe层。
步骤c)可以包括在硅热氧化膜上形成氮化硅膜和同时在集成电路中形成用作氮化硅膜电容部分的氮化硅膜的步骤。
步骤c)可以包括在氮化硅膜上形成氧化硅膜，以保护氮化硅膜的步骤。
步骤c)可以包括在所有干法刻蚀工艺完成后刻蚀氧化硅膜的步骤d)。
生产具有内建电路的光探测器的方法还可以包括形成掩蔽绝缘膜(coverinsulation film)以通过干法刻蚀而构图掩蔽绝缘膜的步骤e)。步骤d)可以在步骤e)完成后进行。
步骤d)可以包括刻蚀氧化硅膜的步骤，同时掩蔽绝缘膜用作保护膜。
根据本发明的一个方面，HBT的SiGe层在硅热氧化膜成型后形成。于是，由用于形成硅热氧化膜的热处理导致的高温基本上不影响SiGe层。结果是，SiGe层可以成型为具有所需的特性，而其成分不发生变化。进而，由于热处理导致的高温基本上不影响SiGe层，故应力能不释放。结果，点阵松弛不会激发位错的形成，从而晶体管的结泄漏特性不会恶化。相应地，可能获得具有包括采用HBT的高速集成电路和高灵敏度(低反射率)光电二极管的内建电路的高速和高灵敏光探测器。
根据本发明的另一个方面，抗反射膜由硅热氧化膜和成型在其上的氮化硅膜形成。因此，可以获得具有更低反射率和更高灵敏度的光电二极管。氮化硅膜可以与用作氮化硅膜电容部分的氮化硅膜同时成型，而不增加生产成本。
根据本发明的再一个方面，用作抗反射膜的硅热氧化膜的厚度在约10nm或更大和40nm或更小之间。于是，反射率相对于用于CD-ROM和DVD-ROM的激光束波长保持较低水平。
根据本发明的再一个方面，当氮化硅膜形成为抗反射膜时，保护氮化硅膜的保护性氧化硅膜成型在其上，以保护氮化硅膜在干法刻蚀步骤中不会变得更薄。于是，防止了由氮化硅膜优化厚度的改变所导致的反射率的增加，从而保持了于是光电二极管的灵敏度。
根据本发明的又一个方面，保护氮化硅膜的保护性氧化硅膜在所有干法刻蚀步骤完成后，也即在掩蔽绝缘膜由最终的干法刻蚀步骤构图后，通过湿法刻蚀除去。于是，作为抗反射膜的氮化硅膜可受保护而不受所有干法刻蚀步骤的影响。
根据本发明的另一个方面，当湿法刻蚀进行时，掩蔽绝缘膜用作掩膜。于是，不要求用于刻蚀保护性氧化硅膜的光刻步骤，且光刻成本可以保持不增加。
根据本发明的另一个方面，半导体基板包括具有高电阻率的第一导电型半导体。通过使用这种基板，可以进一步加速光电二极管。
根据本发明的再一个方面，半导体基板包括具有低电阻率的第一导电型半导体基板，以及设置在第一导电型半导体基板上具有高于至少第一导电型半导体基板的电阻率的第一导电型外延层。通过使用这种基板，光电二极管的电容和串联电阻均可降低，于是CR时间常数分量可以减小。于是，可以进一步加速光电二极管。
根据本发明的再一个方面，半导体基板包括具有低电阻率的第一导电型半导体基板，设置在第一导电型半导体基板上具有低于至少第一导电型半导体基板的电阻率的第一导电型半导体层，以及设置在第一导电型半导体层上具有高于至少第一导电型半导体基板的电阻率的第一导电型外延层。通过使用这种基板，光电二极管的电容和串联电阻均可降低。另外，在深处产生的光生载流子由具有低于第一导电型半导体基板的电阻率的第一导电型半导体层导致的内部电场加速，由此进一步加速光电二极管。
根据本发明的再一个方面，通过采用HBT和高速高灵敏分离光电二极管加速的高速集成电路可以通过成型抗反射膜而形成在同一个基板上，该抗反射膜包括用于增加光电二极管速度和灵敏度所必须的硅热氧化膜，以及HBT的SiGe层。抗反射层通过在氮化硅膜上叠置硅热氧化膜而成型，以提高光电二极管的灵敏度。在这种结构中，保护性氧化硅膜成型，然后在后续干法刻蚀步骤后被湿法刻蚀。这防止氮化硅膜被减薄，因而保持了光电二极管的高灵敏度。
于是，此处描述的发明通过提供下述装置和方法使上述益处成为可能一种具有内建电路的光探测器，其中通过采用包括SiGe层的HBT而加速的集成电路和分离光电二极管可以设置在同一基板上；以及一种生产这种光探测器的方法。
对于本领域的技术人员来说，本发明的这些及其它益处通过阅读和理解以下参照附图的详细描述之后将变得显而易见。
图1是本发明一实施例的具有内建电路(分离二极管和NPN晶体管)的光探测器的剖视图；图2是示出本发明一实施例的具有内建电路的光探测器100的生产方法步骤的剖视图；图3是示出本发明一实施例的具有内建电路的光探测器100的生产方法中不同步骤的剖视图；图4是示出本发明一实施例的具有内建电路的光探测器100的生产方法中不同步骤的剖视图；图5是示出本发明一实施例的具有内建电路的光探测器100的生产方法中不同步骤的剖视图；图6是示出本发明一实施例的具有内建电路的光探测器100的生产方法中不同步骤的剖视图；
图7是示出本发明一实施例的具有内建电路的光探测器100的生产方法中不同步骤的剖视图；图8是示出本发明一实施例的具有内建电路的光探测器100的生产方法中不同步骤的剖视图；图9是示出本发明一实施例的具有内建电路的光探测器100的生产方法中不同步骤的剖视图；图10是示出具有内建电路的光探测器100的部分生产过程的流程图；图11是示出具有内建电路的光探测器100的生产过程后续部分的流程图；图12是示出关于一波长(λ＝约780nm)的反射率计算结果的曲线图；图13是示出关于一波长(λ＝约650nm)的反射率计算结果的曲线图；图14是示出根据本发明一实施例的具有内建电路(分离二极管和NPN晶体管)的改进型光探测器的剖视图；图15是示出根据本发明一实施例的具有内建电路(分离二极管和NPN晶体管)的改进型光探测器的剖视图；以及图16是示出具内建电路的传统光探测器的剖视图。
具体实施例方式
下文将详细描述本发明的一实施例。
图1示出本发明一实施例的具有内建电路的光探测器100的剖视图。具有内建电路的光探测器100包括P型半导体基板103、光电二极管101和集成电路102。光电二极管101包括P型埋入隔离扩散层2A、N型埋入扩散层3A、P型隔离扩散层6、N型外延层4A、P型扩散层8、硅热氧化膜9和氮化硅膜10。集成电路102包括N型埋入扩散层3B、P型埋入隔离扩散层19、N型外延层4B、沟道隔离层5、集电极补偿扩散层7、SiGe层12、氮化硅膜10、CVD氧化硅膜11、用于NPN晶体管基电极的多晶硅层13、用于NPN晶体管发射极扩散源和电极的多晶硅层14、NPN晶体管发射极扩散层14C、第一层导体15、中间层绝缘膜16、第二层导体17和掩蔽氮化硅膜18。
光电二极管101包括Si的同质结。术语“同质结”是指同种材料的结。Si的同质结意味着P型硅层和N型Si层的结。
在集成电路102中，包括SiGe层12的异质结双极晶体管(HBT)设置在基极区中。光电二极管101设置在其上提供HBT的相同P型半导体基板103上。光电二极管101具有实现加速响应和降低高频噪音的扩散结构。
具体地，为了减小具有缓慢响应的扩散电流分量，N型埋入扩散层3A和P型扩散层8仅分别设置在P型埋入隔离扩散层2A和P型隔离扩散层6的附近，如同在图16所示的光电二极管101的扩散结构中一样。硅热氧化膜9(厚度26nm)设置在光电二极管101的表面上。氮化硅膜10(厚度50nm)设置在硅热氧化膜9上。硅热氧化膜9和氮化硅膜10形成用作抗反射膜的抗反射膜，以便减小光电二极管101光接收面上的漏电流。图12是示出关于一波长(λ＝约780nm)的反射率计算结果的曲线图。图13是示出关于一波长(λ＝约650nm)的反射率计算结果的曲线图。如图12和图13所示，硅热氧化膜9和氮化硅膜10的厚度以具有相对于用于CD-ROM和DVD-ROM的激光束波长(即，分别为780nm和650nm)低的反射率的方式确定。
下面，一种生产本发明实施例具有内建电路的光探测器100的方法将参照图2至图11进行描述。图2至图9是示出生产具有内建电路的光探测器100的方法中不同步骤的剖视图。图10和图11是示出具有内建电路的光探测器100的生产过程的流程图。
具有内建电路的光探测器100包括具有约500Ω·cm的高电阻率的基板。因而，闭锁超载可能在集成电路102内出现。为了防止闭锁超载，具有低电阻率(约4Ω·cm)的P型埋入扩散层19成型在集成电路102所在处的P型半导体基板103的区域上(图10中的步骤S1001)。(以下，集成电路102成型的区域称作“集成电路区”。)参照图2，P型埋入扩散层2A和N型埋入扩散层3A成型在光电二极管101将要成型的P型半导体基板103的区域中。(以下，光电二极管101成型的区域称作“光电二极管区”。)N型埋入扩散层3B成型在P型埋入扩散层19中的集成电路区上。N型外延层4A生长在P型半导体基板103上(图10中的步骤S1002)。
具有高电阻率(约500Ω·cm)的基板用作P型半导体基板103以减小光电二极管101的电容。N型埋入扩散层3A只形成在P型埋入扩散层2A附近以减小扩散电路分量，因而实现光电二极管101的加速。
参照图3，N型外延层4A仅在集成电路区内被Si刻蚀和氧化，以形成沟道隔离层5和N型外延层4B。此后，氧化硅膜31(厚度55nm)成型在晶片表面。P型隔离扩散层6通过氧化硅膜31的扩散成型在光电二极管区中以分隔光电二极管101(图10中的步骤S1003)。而且，V-PNP晶体管(未示出)的基极区和NPN晶体管的集电极补偿扩散层7成型在电路区中，而P型扩散层8成型在光电二极管区中(图10中的步骤S1004)。
参照图4，成型在光电二极管101光接收区上的氧化硅膜31通过刻蚀除去，并且硅热氧化膜9成型为具有为抗反射膜而优选的约26nm的厚度。此后，氮化硅膜10(约50nm厚)成型以进一步减小反射率。氧化硅膜11通过CVD或类似工艺成型，以保护氮化硅膜10免受为多晶硅和导体而进行的后续干法刻蚀的影响(图10中的步骤S1005)。进行光刻和刻蚀以除去晶片上除光电二极管101光接收区和集成电路区一部分以外的氮化硅膜10和氧化硅膜11。
作为抗反射膜的硅热氧化膜9的形成有助于图1所示的加速光电二极管101所需的光电二极管扩散结构的建立。参照图12和图13，硅热氧化膜9的厚度设计成使相对于用于光拾取的半导体激光的波长(λ＝约780nm，约650nm)的反射率最小。当硅热氧化膜9的厚度在约10nm或以上和40nm或以下之间时，反射率可以保持较低(约5％或更低)。氮化硅膜10可以与用于氮化硅膜电容器部分的氮化硅膜同时成型，而不增加生产成本。
图5示出刻蚀NPN晶体管基极区内硅热氧化膜9和用低温MBE(约400-600℃，优选约500℃)生长SiGe层12使之具有约100nm的厚度的步骤(图10中的步骤S1006)。SiGe层12仅选择性成型在基极区内，因为SiGe层12不生长在其它仍保留硅热氧化膜9的区域中。
MBE(分子束外延)是一种物理气相生长方法。MBE是一种用于将需要生长的材料(即，本发明中的P型SiGe层)转变成超高真空中的分子束以在基板上生长晶体的方法。
MBE的典型特征如下(1)晶体可以在低温下生长，因为生长在超高真空中进行；(2)所生长晶体的厚度可以调节，因为生长速率低；(3)包括多种成分的混合晶体可以生长；以及(4)可以实现大梯度的载流子浓度和异质结的形成。
MBE的上述特征适宜于生长本发明中的SiGe层。
光电二极管101抗反射膜(硅热氧化膜9和氮化硅膜10)的形成在SiGe层12成型的时候已经完成。于是，由形成硅热氧化膜9和氮化硅膜10的热处理引起的高温几乎不影响SiGe层12。结果是，在SiGe层12中几乎不发生特性起伏或点阵松弛导致的位错。
接着，图6示出通过沉积、掺B(硼)和进行光刻与刻蚀而形成用于NPN晶体管基电极的多晶硅层13。V-PNP晶体管的发射极区(未示出)通过离子注入成型。于是，形成NPN晶体管发射极扩散源，以及用于具有诸如SST(超级自排列技术)结构的电极的多晶硅层14(图10中的步骤S1007)。
其次，形成接触孔(未示出)，且通过溅射将AlSi/TiW施加在氧化硅膜11的整个表面上。于是，如图7所示，第一层导体15通过构图而形成(图10中的步骤S1008)。在这种情况下，第一层导体15在集成电路102上而不在光电二极管101上被干法刻蚀。光电二极管101的第一层导体15同下述的第二层导体17一起刻蚀。为了提高晶体管封装密度的目的，要求干法刻蚀以将第一层导体15和第二层导体17的宽度变窄。
参照图8，中间层绝缘膜16形成(图11中的步骤S1009)。籍光刻和刻蚀在中间绝缘膜16中形成到第一层导体15的通孔，而光电二极管区内的中间层绝缘膜16被干法刻蚀(图11中的步骤S1010)。此处，第一层导体15保留在光电二极管区内。因此，干法刻蚀不影响抗反射膜。其次，AlSi通过溅射施加到中间层绝缘膜16上，以形成第二导体17(图11中的步骤S1011)。于是，进行光刻，且干法刻蚀光电二极管区上的第二层导体17(图11的步骤S1012)。因为CVD氧化硅膜11设置在分离光电二极管上以保护抗反射膜，所以当光电二极管区上第二层导体17被干法刻蚀时，抗反射膜的氮化硅膜10不做得更薄，因而保持了抗反射膜的优化厚度。
图9示出本发明具有内建电路的光探测器100的完成状态。作为掩蔽绝缘膜的掩蔽氮化硅膜18形成在第二层导体17上(图11中的步骤S1013)。最后，掩蔽氮化硅膜18通过光刻和干法刻蚀而构图，然后在用于保护氮化硅膜10免受干法刻蚀影响的氧化硅膜11上进行湿法刻蚀(图11中的步骤S1014)。在湿法刻蚀中，掩蔽氮化硅膜18用作掩膜。
如上所述，因为氧化硅膜11在所有干法刻蚀步骤完成后被湿法刻蚀，抗反射膜(硅热氧化膜9和氮化硅膜10)可被保护而免受干法刻蚀步骤影响。另外，因为在施行刻蚀时，作为掩蔽绝缘膜的掩蔽氮化硅膜18用作掩膜，所以光刻成本可以保持而不增加。
如上所述，根据本实施例，SiGe层12在抗反射膜(硅热氧化膜9和氮化硅膜10)的制备完成后成型，从而抗反射膜可以得以成型，而不导致HBT性能的起伏。因而，宽度窄的导体可以通过干法刻蚀成型，而不恶化光电二极管101的光敏性。结果，集成电路102的集成封装密度可以提高。
根据本实施例变型的具有内建电路的光探测器200将参照图14进行描述。在图14中，与上述具内建电路的光探测器100相似的组件将用相同的附图标记来标注，于是其详细解释将略去。
在具有内建电路的光探测器100内，具高电阻率的基板(P型半导体基板103)用于减小光电二极管101的电容。然而，当基板的电阻率过高时，光电二极管的串联电阻变高。结果是，CR时间常数分量增加，而不是降低，因而使响应恶化。
为了进一步加速光电二极管，如图14所示，P型高电阻率外延层103X(电阻率约1000Ω·cm，厚度约20μm)可以成型在P型低电阻率外延层103Y(电阻率约4Ω·cm)上。此结构中，PN结处的P型层是高电阻率外延层103X。因而，包括低电阻率基板结构的结电容可以比包括高电阻率的基板结构的低。
在使用具有内建电路光探测器100的高电阻率基板(P型半导体基板103)的情况下，需要保持光电二极管101的串联电阻不增加，使得电阻率不会很高。然而，根据具有内建电路光电二极管200的结构，P型埋入扩散层19以P型埋入扩散层19抵达低电阻率P型基板103Y的方式成型，使得光电二极管201的串联电阻由P型低电阻率基板103Y的电阻率确定。结果是，串联电阻可降低，而不管高电阻率外延层103X的电阻率。因而，极大地影响光电二极管201响应的结电容和串联电阻均可降低，于是加速光电二极管201。
根据本实施例另外一种变型的具有内建电路的光探测器300将参照图15得以描述。为了进一步加速光电二极管301，P型低电阻率埋入扩散层103Z(峰值浓度约1×1018cm-3，厚度约15μm)可以成型在P型低电阻率基板103Y(电阻率约40Ω·cm)上，且P型高电阻率外延层103X(电阻率约300Ω·cm)可进一步成型在其上。如结合图14所示结构的描述，具有内建电路光探测器300的结构允许光电二极管301的串联电阻降低，而不增加光电二极管301的结电容。
另外，在P型低电阻率埋入扩散层103Z内的向上扩散导致的内部场允许光生载流子加速，因而进一步加速光电二极管301。
在P型低电阻率埋入扩散层103Z下方的深处产生的光生载流子是具有慢响应的部分，尽管它具有内部场。因而，P型低电阻率基板103Y(电阻率约40Ω·cm)被采用，以提供高势垒使光生载流子不能逾越。结果，具有慢响应的光生载流子可以消除，因而加速光电二极管301。
如上所述，根据本实施例，采用包括形成在基极区内的SiGe层的异质结双极晶体管的高速集成电路可以形成，同时光电二极管可以形成在集成电路成型的同一硅基板上，而不恶化光电二极管的响应和光敏特性。相应地，高响应和光敏的具有内建电路的光探测器可以实现。
如上所述，本发明提供一种具有内建电路的光探测器，以及一种生产这种光探测器的方法，其中通过采用包括SiGe层的HBT加速的集成电路和分离二极管可以成型在同一基板上。
在不脱离本发明的范围和精髓的前提下，各种其它变型对本领域的技术人员将是明显的，并且可被其容易实现。相应地，不意味这里所附权利要求书的范围受限于在此所述的说明书的内容，相反的权利要求书具有更广泛地内容。
权利要求
1.一种具有内建电路的光探测器，包括半导体基板；设置在半导体基板上的集成电路；以及设置在半导体基板上的光电二极管，其中，集成电路包括设置在集成电路的至少一部分上的SiGe层。
2.根据权利要求1所述的具有内建电路的光探测器，其特征在于，光电二极管包括Si的同质结。
3.根据权利要求1所述的具有内建电路的光探测器，其特征在于，光电二极管包括多个分离光电二极管。
4.根据权利要求1所述的具有内建电路的光探测器，其特征在于，光电二极管包括设置在半导体基板上的抗反射膜，且抗反射膜包括硅热氧化膜。
5.根据权利要求4所述的具有内建电路的光探测器，其特征在于，抗反射膜还包括氮化硅膜。
6.根据权利要求4所述的具有内建电路的光探测器，其特征在于，硅热氧化膜的厚度在约10nm或更大和约40nm或更小之间。
7.根据权利要求1所述的具有内建电路的光探测器，其特征在于，半导体基板包括具有高电阻率的第一导电型半导体。
8.根据权利要求1所述的具有内建电路的光探测器，其特征在于，半导体基板包括具有低电阻率的第一导电型半导体基板；以及设置在第一导电型半导体基板上的第一导电型外延层，它具有高于至少第一导电型半导体基板的电阻率。
9.根据权利要求1所述的具有内建电路的光探测器，其特征在于，半导体基板包括具有低电阻率的第一导电型半导体基板；设置在第一导电型半导体基板上具有比至少第一导电型半导体基板低的电阻率的第一导电型半导体层；以及设置在第一导电型半导体层上具有比至少第一导电型半导体基板高的电阻率的第一导电型外延层。
10.一种生产具有内建电路的光探测器的方法，其中具有内建电路的光探测器包括半导体基板；形成在半导体基板上的集成电路；以及设置在半导体基板上的光电二极管，其中，集成电路包括形成在集成电路的至少一部分上的SiGe层，该方法包括步骤a)在半导体基板上成型光电二极管；以及b)在光电二极管成型后，形成SiGe层。
11.根据权利要求10所述的生产具有内建电路的光探测器的方法，其特征在于光电二极管包括设置在半导体基板上的抗反射层；步骤a)包括在半导体基板上形成抗反射层的步骤c)；步骤c)包括在半导体基板上形成硅热氧化膜的步骤；步骤b)包括步骤刻蚀在步骤c)中形成的硅热氧化膜；以及通过低温MBE形成SiGe层。
12.根据权利要求11所述的生产具有内建电路的光探测器的方法，其特征在于，步骤c)包括在硅热氧化膜上形成氮化硅膜和在集成电路内同时形成用作氮化硅膜电容部分的氮化硅膜的步骤。
13.根据权利要求12所述的生产具有内建电路的光探测器的方法，其特征在于，步骤c)包括在氮化硅膜上形成氧化硅膜以保护氮化硅膜的步骤。
14.根据权利要求13所述的生产具有内建电路的光探测器的方法，其特征在于，步骤c)包括步骤d)在所有干法刻蚀工艺完成后刻蚀氧化硅膜。
15.根据权利要求14所述的生产具有内建电路的光探测器的方法，其特征在于，还包括步骤e)形成掩敝绝缘膜以通过干法刻蚀构图掩蔽绝缘膜，其中步骤d)在完成步骤e)后进行。
16.根据权利要求15所述的生产具有内建电路的光探测器的方法，其特征在于，步骤d)包括刻蚀氧化硅膜，同时掩蔽绝缘膜用作保护膜的步骤。
全文摘要
本发明公开了一种具有内建电路的光探测器,其包括一半导体基板、一设置在半导体基板上的集成电路,以及一设置在半导体基板上的光电二极管。集成电路包括设置在集成电路的至少一部分上的SiGe层。
文档编号H01L29/02GK1344030SQ0113245
公开日2002年4月10日 申请日期2001年9月5日 优先权日2000年9月8日
发明者泷本贵博, 大久保勇, 笠松利光, 久保胜, 谷善平 申请人:夏普公司