可升级的自对齐双浮动栅极存储单元阵列以及形成该阵列的方法

专利名称：可升级的自对齐双浮动栅极存储单元阵列以及形成该阵列的方法
技术领域：
本发明总地来说涉及非易失性快速存储系统，并且，具体来说，涉及各自包含两个浮动栅极和由此形成的结构的存储单元的存储阵列的形成方法。
背景技术：
今天有很多商业上成功的非易失性存储产品被使用，特别是以小型卡形式的存储产品，该小型卡存储产品使用一个在源和漏极扩散区之间具有一个“分裂沟道”的快速EEPROM(电可擦可编程只读存储器)单元阵列。该单元的浮动栅极定位在该沟道的一部分上并且该字线(也作为一个控制极谈到)既定位在其它的沟道部分上也定位在浮动栅极上。这样有效地形成一个具有两个串联的晶体管的单元，一个(存储晶体管)具有浮动栅极的电荷量与控制可以流过该沟道部分的电流量的字线上的电压的结合，以及另一个(选择晶体管)具有该字线单独用作它的电极。该字线在一行浮动栅极上延伸。如此的单元的具体例子，它们在存储系统中的使用以及制造它们的方法给出在美国专利号为5,070,032、5,095,344、5,315,541、5,343,063和5,661,053的专利文献以及共同的悬而未决的美国专利申请系列号为09/239,073、申请日为1999年1月27日的专利申请中，这些专利和申请在本文中将合成为一个整体来参照。
这个分裂沟道快速EEPROM单元的一个改进是加入了一个定位在该浮动栅极和该字线间的引导栅极。一个阵列的每个引导栅极在一列浮动栅极上延伸，并且垂直于该字线。这个效果是当读取或编程一个选择的单元时免除了该字线不得不同时执行两个功能。这两个功能是(1)用作一个选择晶体管的一个电极，从而需要一个合适的电压去打开和关闭该选择晶体管，和(2)通过一个耦合在该字线和该浮动栅极之间的电场(电容性)驱动该浮动栅极的电压至一个想要的值。用一个电压以一个最佳的方式执行这两个功能通常是困难的。随着该引导栅极的加入，该字线只需要执行功能(1)，而该加入的引导栅极执行功能(2)。在一个快速EEPROM阵列中引导栅极的使用例如被描述在美国专利号为5,313,421和6,222,762的专利文献中，这些专利将作为一个整体来参照。
在以上描述的两种类型的存储单元阵列中的任何一种中，一个单元的浮动栅极通过从该衬底注入电子到该浮动栅极被编程。这是通过在该沟道区域有合适的掺杂同时应用合适的电压至该源、漏和剩余极来完成的。所谓的“源极边”注入是首选的，这也描述在上述的专利号为5,313,421的专利文献中。
用于从浮动栅极移动电荷去擦除存储单元的两种技术使用在上述的两种类型的存储单元阵列中。一个擦除到衬底是通过应用合适的电压到源、漏和其它的电极使电子通过隧道经过浮动栅极和衬底之间的电介质层的一部分。另一个擦除技术是经过定位在浮动栅极和另一个极之间的一个隧道电介质层从浮动栅极转移电子至该另一个极。在上述的第一种单元类型中，一个第三擦除极为了这个目的而提供。在上述第二种单元类型中，因为一个引导栅极的使用已经有三个电极，该浮动栅极擦除到该字线，没有必要增加一个第四电极。虽然这个新近的技术增加了一个由该字线执行的第二功能，这些功能在不同的时间执行，从而避免了由于两个功能而要折中的必要性。当利用任何一个擦除技术时，大量的存储单元为了同时擦除组合在一起。在一个方法中，这个组包括足够的存储单元去存储存储在一个磁盘扇区中的使用者数据，也就是512字节，加上一些辅助操作数据。在另一个方法中，每个组包括足够的单元去容纳几千字节的使用者数据，等于许多磁盘扇区的数据值。多块擦除，故障管理以及其它的快速EEPROM系统特点已经描述在美国专利号为5,297,148的专利文献中描述，该专利在本文中被合并参照。
在大部分集成电路的申请中，收缩硅衬底区域的压力需要执行也存在于快速EEPROM系统中的一些集成电路功能。一直想要增加能够存储在一个硅衬底的给定区域的数字数据的数量，以便于增加一个给定尺寸的存储卡和其它类型的程序包的存储容量，或者既增加容量同时又减小尺寸。一个方式是增加数据的存储密度以便每存储单元存储超过一比特的数据。这是通过将一个浮动栅极电荷电平电压范围的限幅器分割为超过两个状态来完成的。四个如此的状态的使用允许每个单元存储两比特的数据，八个状态时每单元存储三比特的数据，等等。一个多状态快速EEPROM结构和操作描述在美国专利号为5,043,940和5,172,338的专利文献中，这些专利在本文中作为一个整体参照。
增加的数据密度也可以通过减少该存储单元和/或全部阵列的物理尺寸来实现。收缩集成电路的尺寸通常对于所有类型的电路执行因为随着时间的过去处理技术改进了允许实现更小的部件尺寸。但是通常一个给出的电路线路以这种方式可以被收缩的程度是有限的，由于通常至少有一个部件可以被收缩的程度是有限的，从而限制了可以被收缩的全部线路的数量。当发生这种情况时，设计者将着手实现一个新的或者不同的线路图或者电路结构以便于减少需要去执行它的功能的硅区域的数量。上述的快速EEPROM集成电路系统的收缩可以达到相似的界限。
因此，为了更进一步增加数据存储密度，一个使用一个双浮动栅极存储单元的快速EEPROM系统与在每个浮动栅极上的多状态存储一起被应用。在这种单元类型中，两个浮动栅极包括在源与漏扩散区之间的沟道上，有一个选择晶体管在源和漏扩散区之间。一个引导栅极包括在沿着每列浮动栅极同时一个字线提供在沿着每一行浮动栅极之上。当为了读取或编程而访问一个给定的浮动栅极时，在包含该感兴趣的浮动栅极的单元的其它浮动栅极之上的引导栅极提升到足够高以便打开其它浮动栅极之下的沟道而无论什么电荷值存在于它中。这样有效地排除了其它浮动栅极在同样的存储单元中在读取或编程感兴趣的浮动栅极时的因素。例如，可以用于读取它的状态的流经该单元的电流量，是感兴趣的浮动栅极而不是同一单元中其它浮动栅极的电荷量的函数。这个单元阵列结构和操作技术的具体例子描述在美国专利号为5,712,180的专利文献中。

发明内容
按照本发明的一个方面，通过在衬底表面上形成一个薄电介质层以及然后沉积在它上面一个以后分离成导电的浮动栅极的材料层来制造一个存储阵列。这个电介质层，最好是一个生长的氧化物，保持作为该存储单元浮动栅极电介质，同时由于形成在一个空白的衬底表面上而有高的质量。当浮动栅极擦除到衬底时这就改进了存储擦除操作。该浮动栅极材料最好是掺杂质的多晶硅。连续的源和漏极扩散区在衬底表面上以一柱状方向延伸穿过一行浮动栅极。浮动栅极行间的电隔离被一个场电介质提供，例如是沉积在衬底表面上的行之间的氧化物。进一步的隔离通过形成一个沟而提供，场电介质延伸进该沟但是该沟足够浅不会断开它穿过的源与漏扩散区的导电性。连续的导电扩散区的使用减少了连接扩散区的导电位线的复杂性。
按照本发明的另一方面，浮动栅极与一个控制极相耦合的区域增加了通过执行下列任一个操作(1)跨过厚浮动栅极侧壁的上部和周围缠绕该控制极，或(2)从在至少一个方向上在浮动栅极和相邻的电介质材料上延伸的一个补充的导电材料的沉积增加与控制极连接的浮动栅极的上部宽度。
在本发明的另一个方面，控制极被形成为在相邻的浮动栅极之间延伸以便于提供它们之间的场隔离。这允许该浮动栅极被更近地压缩在一起。在一个具体的实施中，该浮动栅极的顶部比底部更宽，以便于提供用于耦合控制极的附加区域。该浮动栅极从而在顶部比在底部更加靠近了。该控制极在至少相邻的浮动栅极的更宽的部分之间向下延伸，在这里对于屏蔽的需要是最大的。
按照本发明的又一个方面，外围电路元件，诸如一些译码器、寄存器、感应放大器、比较器以及类似的装置，按照一个标准浅沟隔离技术通过一个充满了场电介质的沟与存储单元阵列隔离。如此的隔离不必用于阵列本身。
按照本发明的再一个方面，通过一个蚀刻操作浮动栅极材料的连续的条分离成单个的浮动栅极，接下来充分的形成导电元件的同样的结构，从蚀刻生成的浮动栅极之间的每个空间最好由掺杂质的多晶硅制成。这个方法排除了与第一蚀刻对齐的浮动栅极材料条带的第二蚀刻的需要。这些元件中的间隔选取的元件随后与附加的导电材料连接以形成引导栅极。随后字线被导电材料形成以接触间隔选取的这些元件中的剩余元件在一穿过该阵列的方向，然后作为选择晶体管电极操作。
本发明前述的各个方面以及本文中描述的各种其它的方法改进也许被它们本身或以各种结合实现。本发明的另一个方面是在一个双浮动栅极存储单元的实际的地阵列范围内的这些方面的一或多个的实现，如此的实现的具体例子将以非易失性存储器的形式在下面进行描述。本发明另外的方面、优点和特点包括在下列这些具体例子的说明中，该说明应结合附图进行。


图1示出了本发明的各个方面可在其中实现的一个快速EEPROM系统的方框图；图2是结合本发明的一个双浮动栅极存储单元阵列的一个示范性的视图；图3A和3B是按照第一实施例的图2的存储单元阵列在一个阵列形成的初始阶段分别在I-I和II-II方向的剖面图；图4A和4B是按照该第一实施例的图2的存储单元阵列在一个阵列形成的第一随后的阶段分别在I-I和II-II方向的剖面图；图5A和5B是按照该第一实施例的图2的存储单元阵列在一个阵列形成的第二随后的阶段分别在I-I和II-II方向的剖面图；图6A和6B是按照该第一实施例的图2的存储单元阵列在一个阵列形成的第三随后的阶段分别在I-I和II-II方向的剖面图；图7A和7B是按照该第一实施例的图2的存储单元阵列在一个阵列形成的第四随后的阶段分别在I-I和II-II方向的剖面图；图8A和8B是按照该第一实施例的图2的存储单元阵列在一个阵列形成的第五随后的阶段分别在I-I和II-II方向的剖面图；图9A和9B是按照该第一实施例的图2的存储单元阵列在一个阵列形成的第六随后的阶段分别在I-I和II-II方向的剖面图；图10示出了图7A中示出的方法和结构的改进；图11示出了图8A中示出的方法和结构的改进；图12A和12B是图2的存储单元阵列分别在I-I和II-II方向的剖面图，同时示出了分别在图9A和9B中示出的方法和结构的一个改进；图13A和13B是图2的存储单元阵列分别在I-I和II-II方向的剖面图，同时示出了分别在图9A和9B中示出的方法和结构的另一个改进；图14A和14B是图2的存储单元阵列分别在I-I和II-II方向的剖面图，同时示出了分别在图4A和4B中示出的方法和结构的一个改进；图15A和15B是图2的存储单元阵列分别在I-I和II-II方向的剖面图，并且进一步示出了图14A和14B在分别相应于图9A和9B的一个随后的阶段的改进；图16是按照第二实施例的在阵列形成的第一阶段图2的存储单元阵列在断面II-II的剖面图；图17是按照第二实施例的在阵列形成的第二阶段图2的存储单元阵列在断面II-II的剖面图；图18是按照第二实施例的在阵列形成的第三阶段图2的存储单元阵列在断面II-II的剖面图；图19是按照第二实施例的在阵列形成的第四阶段图2的存储单元阵列在断面II-II的剖面图；图20是按照第二实施例的在阵列形成的第五阶段图2的存储单元阵列在断面II-II的剖面图；图21是按照第二实施例的在阵列形成的第六阶段图2的存储单元阵列在断面II-II的剖面图；图22A和22B是按照该第二实施例的图2的存储单元阵列在一个阵列形成的第七阶段分别在I-I和II-II方向的剖面图；图23A和23B是按照一第三实施例的图2的存储单元阵列在阵列形成的第一阶段分别在I-I和II-II方向的剖面图；图24A和24B是按照一第三实施例的图2的存储单元阵列在阵列形成的第二阶段分别在I-I和II-II方向的剖面图；图25A和25B是按照一第三实施例的图2的存储单元阵列在阵列形成的第三阶段分别在I-I和II-II方向的剖面图；图26A和26B是按照一第三实施例的图2的存储单元阵列在阵列形成的第四阶段分别在I-I和II-II方向的剖面图；具体实施方式
一个结合本发明各个方面的存储系统的例子在图1的框图中示出。许多单独的可寻址的存储单元11设置在行和列整齐的阵列中，然而其它的单元的物理设置无疑也是可能的。位线，在其中设置为沿着单元阵列11的列延伸，通过线15与一个位线译码器和驱动器电路13电连接。字线，在本说明中设置为沿着单元阵列11的行延伸，通过线17与一个字线译码器和驱动器电路19电连接。引导栅极，沿着阵列11中的存储单元的列延伸，通过线23与一个引导栅极译码器和驱动器电路21电连接。译码器13、19和21中每一个通过一个总线25从一个存储控制器27接收存储单元地址。该译码器和驱动电路也通过各自的控制和状态信号线29、31和33连接到控制器27。通过互相连接译码器和驱动器电路13和21的一个总线22应用到引导栅极和位线的电压是对等的。
该控制器27通过线35可连接至一主装置(未示出)。该主装置可以是一个人计算机、笔记本计算机、数字摄像机、视频播放器、各种其它的手提电子装置以及类似的装置。图1的存储系统一般按照几种存在的物理和电子标准之一在一个卡中实现，诸如来自PCMCIA、Compact FlashTMAssociation、MMCTMAssociation以及其它的中的一个。当在一个卡的格式时，该线35在该卡上以与主装置的互补的连接插头相连接的一个连接插头结束。许多卡的电接口遵循ATA标准，其中该存储系统从主装置的角度看似乎是一个磁盘驱动。也存在其它的存储卡连接标准。对于卡的格式，可选地，图1所示的这种类型的存储系统永久地嵌入在该主装置中。
当通过总线25被寻址时，该译码器和驱动器电路13、19和21在它们各自的阵列11的线产生适当的电压，按照各自的控制和状态线29、31和33的控制信号，执行编程、读取和擦除功能。任何状态信号，包括电压值和其它的阵列参数被阵列11通过同一控制和状态线29、31和33提供给控制器27。电路13中的多个感应放大器接收指示阵列11中的被寻址的存储单元的状态的电流和电压值，并且在读取操作中通过线41提供这些状态信息给控制器27。通常使用多个感应放大器以便于能够读取多个平行的存储单元的状态。在读取和编程操作中，一行单元通常通过电路19一次寻址为了访问被电路13和21选择的寻址的行中的若干单元。在一个擦除操作中，为了同时擦除在多行中每一行的所有单元通常被作为一个块寻址。
如图1中所示的一个存储系统的操作在与上述背景部分相关联的专利中进一步描述，并且在给予本申请的受让人SanDisk有限公司的其它专利中描述。另外，美国专利申请系列号为09/793,370，申请日为2001年2月26日的专利文献描述了一个数据编程方法，该申请被结合参照。
一个存储单元阵列11的具体例子的视图示出在图2中，其中导电元件的重复结构的一小部分以存在于那之间的电介质层的小细节示出。一个常见的硅衬底45包括一个均匀的、最好是充分平坦的顶端表面47。延长的扩散区49、51和53通过一个初始的离子注入和随后的扩散形成在衬底45的表面47，并且用作形成在它们之间的存储单元的源和漏极。为了给说明提供方便，示出的扩散区在一第一x方向上分隔开，其长度在一第二y方向上延伸，这些第一与第二方向实质上是彼此垂直的。多个浮动栅极包括在穿过有合适的极电介质在那之间的衬底表面47，排列成一个行和列底阵列形式。一行浮动栅极55-60是相邻的并且与另一行浮动栅极62-67平行，例如，一列浮动栅极69、55、62、71和73是相邻的并且与一列浮动栅极75、56、63、77和79平行。该浮动栅极从导电掺杂多晶硅的一第一层形成，该导电掺杂的多晶硅沉积在整个表面上，然后通过一个或多个遮光板被蚀刻分离成单个的浮动栅极。该源和漏极扩散区49、51和53在y方向上持续延伸穿过多行浮动栅极。
该位线译码器和驱动器电路13(图1)通过线15连接至该阵列的所有的位线源/漏扩散区，包括图2-4的扩散区49、51和53。响应通过总线25提供的地址和通过线19提供的控制信号，为了任何一个读取或编程操作，单个的存储单元的源和漏极列连接至合适的编程电压。
为每列浮动栅极不使用分开的引导栅极，图2的结构为每两列浮动栅极使用一个更宽的引导栅极。引导栅极81、83和85在y方向延伸同时在x方向上具有延伸过两列相邻的浮动栅极以及定位在它们之间的一个源/漏扩散区的宽度。任何两个引导栅极之间的空间至少与被该两个引导栅极重叠的两列相邻的浮动栅极之间的在x方向上的空间一样大，以便于允许一个极随后形成在该空间的衬底上。该引导栅极通过蚀刻一个第二导电掺杂质的多晶硅层形成，该第二导电掺杂质的多晶硅层沉积在整个表面、该第一多晶硅层以及一个适当的中间多晶硅层电介质上。该引导栅极译码器和驱动器电路21(图1)通过线23连接至所有的引导栅极同时响应总线25提供的地址、线33提供的控制信号以及来自驱动器和感应放大器13的数据能够单独的控制它们的电压。
图2中的字线91-95在x方向延伸同时在y方向延伸过该引导栅极以及它们之间的空间，每一个字线与一行浮动栅极对准。该字线通过蚀刻一个第三导电掺杂质的多晶硅层形成，该第三导电掺杂质的多晶硅层沉积在一个电介质的上部的整个表面，该电介质首先形成在该第二多晶硅层和引导栅极之间的暴露的区域上。该字线允许选择所有的存储单元行用于读取和写入。该选择的电极译码器和驱动器电路19(图1)连接至每个字线以便于单独地选择单元阵列的一行。为了读取和写入在一个选择的行中的单个的单元被位线和导引译码器和驱动器电路13和21打开。
虽然在上述结构中的电极最好是由掺杂质的多晶硅材料构成，其它合适的导电材料也可以用来代替描述的三个多晶硅层中的一或多个。例如，该字线和选择的电极从中形成的第三层也可以是多酸材料，该多酸材料是顶部具有导电的折射的金属硅化物的多晶硅，例如钨，以便于增加它的导电性。多酸一般不用于代替该第一或第二多晶硅层中的任何一个，因为从一个多酸生长的氧化物的质量通常不令人满意。
在图2中没有示出的是金属导体层。由于通常扩散区和多晶硅元件的导电性显著地小于金属，金属导体包括在分开的层中，通过任何中间层金属导体与各自的金属线连接，该连接沿着该多晶硅元件和扩散区的长度方向周期性间隔设置。由于在图2中示出的所有的扩散区和多晶硅元件需要分开驱动，在若干这些金属线和若干扩散区和多晶硅元件之间一一对应。
第一方法的实施例图3-9通过示出穿过断面I-I(每个图的部分A)和II-II(每个图的部分B)的图2的剖面图示出了按照本发明的一个方面形成图2的阵列所应用的顺序的步骤。首先参照图3A和3B，示出了在半导体处理中几个初始步骤的结果。一个氧化电介质薄层(例如80-100埃)103长成在该硅衬底45的整个表面101上。接下来，一个厚的(例如500-3000埃)多晶硅层105沉积在该电介质层103上。层105的厚度要是足够的以便提供一定数量的随后形成的想要的引导栅极沿着它的侧壁耦合。这个多晶硅可以沉积在掺杂质的形式或者沉积在非掺杂质的形式然后在一个随后的步骤通过离子注入掺杂质。一个电介质层然后形成在多晶硅上，示出的是两层。氮化硅层107首先沉积在该多晶硅层105上，随后氧化硅层109沉积在氮化物层107上。
接下来的一系列步骤在图4A和4B中示出。通过使用一个合适的光阻材料遮光板(未示出)该氧化物层109(图3A和3B)首先被成形为条带状，通过这一成形层103、105和107被蚀刻。这样在形成存储单元阵列的集成电路的区域中就剩下了多晶硅条带111、113和115。这些条带在x方向上延伸同时在y方向上延伸。可选地使用一个氧化物层109作为一个蚀刻遮光板，一个光阻材料蚀刻遮光板可直接形成在氮化硅层107上。
外部的晶体管和其它的装置的形成至少部分地与形成存储单元阵列的处理步骤同时进行。图4B示出了另一个多晶硅条带117，该多晶硅条带117位于形成外部装置的集成电路区域的左边。该外部装置和存储阵列最好用一个定位在两个区域之间的衬底45上的沟119分隔开。该沟119是通过一个光阻材料遮光板被一个单独的蚀刻步骤形成的。这个遮光板不必与该多晶硅条带对齐。该沟119可以包围或者包围形成存储单元阵列的大部分区域。该沟119最好具有在衬底表面101下面从1000到4000埃的深度。
在这一阶段，使用这些条带和电介质作为一个遮光板一个离子注入121可制成在存储单元区域的多晶硅条带之间的衬底上，例如注入条带123和125。这样做是提供存储单元行之间的隔离的一部分。硼离子被注入。
如图5A和5B所示，接下来的一个步骤是沉积一个很厚的场电介质层127，例如氧化硅，在整个电路结构上。然后填充多晶硅条带111、113和115之间的空间，同样也填充隔离沟119。这就在从这些多晶硅条带形成的最后的浮动栅极行之间形成一个电隔离。该沟119和它的电介质填充物是按照浅沟隔离(STI)技术形成的。
接下来的步骤，如图6A和6B所示，是移除该场电介质127和多晶硅条带上的电介质层107和109的上部，在一个具体的例子中，最好形成一个平坦的表面129。这最好由一个化学-机械-磨光(CMP)的结合来做，该磨光将移除该场电介质127和氧化物条带109直到氮化物条带107为止，而且一个进一步的蚀刻步骤将移除氮化物条带107和它们之间的场氧化物127。
图7-9所示的后来的步骤中，该多晶硅条带111、113和115蚀刻两次以便于形成单独的浮动栅极和引导栅极(在y方向延伸)以及从各自的第二和第三多晶硅层形成的选择极(在x方向延伸的字线的一部分)。这些可以通过在图6A和6B的表面129上形成一个光阻材料的遮光板并且通过它蚀刻来完成。但是这样做的缺陷是形成的元件不能彼此全部自对齐。因此，参照上述的合并的美国专利号为6,103,573的专利文献的图11-16所描述的自对齐技术是最佳的。该技术参照本文中的图7-9做了简要的概括，另外的细节被合并的专利提供。
参照图7A和7B，一组在y方向上延伸的平行的参照元件131、133和135形成在表面129上，例如通过一个光阻材料遮光板蚀刻一个氮化硅层。衬垫137、139、141和143的形成过程是沉积一个厚的氧化硅层在该结构上然后各向异性地蚀刻它就剩下了这些衬垫。然后形成一个遮光板，通过这个遮光板进行蚀刻将遮光板下面的多晶硅条带111、113和115分成段，例如从条带115形成的段115a、115b和115c。使用该多晶硅条带段和覆盖的电介质作为一个遮光板，源与漏极注入145和147被制成。砷离子被注入。
参照图8A和8B，该氧化物衬垫137、139、141和143通过一个选择的蚀刻被移除。互聚电介质层151和153形成在多晶硅条带段暴露的表面，并且从而也形成在衬底的暴露部分上。这个最佳的互聚电介质是一个氧化物-氮化物-氧化物(ONO)的三层的夹层状结构。作为一个具体的例子，一个大约150埃厚的氧化硅层首先生长在多晶硅条带段的暴露的表面，紧接着沉积大约75埃的氮化硅，然后通过一个高温化学蒸汽沉积(CVD)处理形成大约50埃的氧化硅。一个第二多晶硅层沉积在存储单元阵列的ONO电介质层上并且进入该第一多晶硅条带段之间的空间中。一个第二多晶硅层的上部通过CMP或者一些其它的合适的移除处理移除，降至氮化物参照元件131、133和135的上部，如图8A中所示，由此形成了来自该第二多晶硅层的隔离的引导栅极81和83。
接下来的步骤是移除图8A和8B的结构中的氮化物参照元件131、133和135。将该引导栅极用作遮光板，该第一多晶硅层条带115a、115b和115c通过该引导栅极之间最后形成的空间进行蚀刻，例如引导栅极81和83之间的一个空间。一个氧化物层先于如此的一个蚀刻生长在引导栅极81和83的上部。如此的一个氧化物层没有生长在氮化物参照元件131、133和135上，从而允许它们可选择地离开蚀刻。
由此形成的现在的分开的浮动栅极之间的开口，例如浮动栅极56和57之间的开口在图9A中示出。一个互聚电介质层161，最好是ONO，形成在浮动栅极和引导栅极的暴露的侧边和上部上，而且也形成在暴露的衬底区域上。接下来，一个第三多晶硅层沉积在该结构上并且通过一个光阻材料遮光板(未示出)进行蚀刻形成在x方向上延伸且在y方向上分离的条带。这些条带是阵列的字线，字线92示出在图9A中。选择晶体管电极，例如电极163作为字线的一部分形成在浮动栅极之间的开口中。
该处理有几个优点。一个是从第一多晶硅层形成的浮动栅极与源和漏扩散区和引导栅极全部是自对齐的。另一个是浮动栅极氧化物层103是高质量的因为它生长在空白的衬底上然后被第一多晶硅层覆盖随后分隔成浮动栅极。这就准许了通过一个隧道电子经过该电极氧化物的结构擦除浮动栅极到衬底的安全性，同样也准许了通过从衬底经过该电极氧化物注入热电子到浮动栅极编程的安全性。又一个优点是沉积在衬底上浮动栅极行之间的场氧化物提供了这些行之间的隔离，而不是按照STI定位氧化物填充形成在这些行之间的沟。如此的深沟的缺乏准许源和漏扩散区持续地穿过多行单元形成而不是为每个单元使用隔离的扩散区然后附加的多晶硅位线以一列共同连接到扩散区。隔离沟的省略进一步消除了衬底中的可以引起浮动栅极电介质击穿的尖角因为有邻近的浮动栅极的场集中可缠绕在这些角的周围。
第一个方法具体例子的变化对于以上参照图3-9描述的处理可有许多在某种情况下有用的变化和附加。参照图10，例如，给出一个图7A的视图的改进。在掺杂源和漏极区域之前，电介质空衬垫171沿着相邻的第一多晶硅条带段115b和115c的侧壁形成。一个由此形成的注入147′通过衬垫171限制的开口被制成。因此，该注入147′比图7A中的注入147窄。由于注入的离子将在随后的处理步骤中移动从而升高了该结构的温度，这个狭窄的注入为如此的移动补偿了几度以便于保持最后的源和漏极区域在想要的宽度。注入之后，该衬垫171被移除，形成该互聚电介质层151和153并且继续以前描述的处理。
图11示出了该处理的另一个改进，这次涉及图8A。为了减少引导栅极和衬底之间的耦合，一个厚电介质层173额外形成在图7A所示的第一多晶硅层条带段之间的空间中。这些处理被执行是在源和漏极掺杂发生之后而且是在互聚电介质层151和153形成之前。氧化物最好生长在暴露的多晶硅和硅衬底表面上。在硅衬底表面101中的掺杂质的区域147之上的区域173中的氧化物的比多晶硅层条带115b和115c的侧壁的氧化物更厚。由于电介质173的存在减少了引导栅极和浮动栅极之间耦合的区域，它的厚度被控制以便于不必提供引导栅极和衬底之间的场隔离的想要的程度。
然而，通过图12A和12B示出的基本处理的另一个改进可以增加耦合的区域。到达图6B所示的阶段后，在第一多晶硅层条带111、113和115之间的剩余的场电介质的一部分被移除，剩下了图12B中所示的数量减少的127′。随后形成的引导栅极在y方向卷绕在浮动栅极的周围。这些通过图12B中的沿着浮动栅极111、113和115的侧壁向下延伸一个距离的引导栅极81′示出。没有图11的部件这个特点也可以实现，但是如果共同使用，在y方向(图12B)增加的耦合补偿了在x方向(图11)减少的耦合。
一个可选择地用于增加引导栅极和浮动栅极之间地耦合区域的技术在图13A和13B中示出。到达图6A和6B所示的阶段后，一个附加的多晶硅层穿过表面129被沉积并且成形为在上部留下附加的浮动栅极部分111′、113′和115′，并且和以前形成的电极111、113和115接触。附加的浮动栅极部分最好与下面的浮动栅极在x方向上有相同的尺寸，而在y方向上较长(图13B)。这个更长的尺寸增加了与引导栅极81″相耦合的浮动栅极的上部区域。此外，如图13B所示，引导栅极可在浮动栅极之间向下延伸，提供了通过附加的浮动栅极部分的边缘的附加的耦合。这个图也示出了使用引导栅极提供相邻的附加浮动栅极部分之间的屏蔽，该相邻的附加浮动栅极部分在y方向比没有附加部分的浮动栅极更加靠近。用于形成如此的T型浮动栅极的一个典型的技术将在下文中描述。
图14和15示出了图3-9的方法和结构的另一个改进。这里，非常浅的沟蚀刻在浮动栅极行之间的衬底表面上并且用沉积在行之间的场氧化物填充，以便于增加相邻行间的电隔离的程度。图14A和14B分别相应于图4A和4B，它们的不同在于衬底45′的表面101′下面有从500到1000埃的深度。图15A和15B分别相应于图9A和9B，并且示出了该处理的后一阶段的装置结构。该沟181(在x方向延伸)的深度保持足够浅以便沿着源和漏极扩散区(在y方向上通过沟181)的导电性不会显著的被影响。
图3-9所示的基本的方法和结构可按照参照图10-15描述的一或多个附加特征中任何一个或各种结合来进行改进。
第二方法的实施例图16-22示出了一个集成电路结构的典型的顺序的剖面图，并且示出了通过一个相应于但在某方面不同于上述参照图3-9所描述的方法而形成该集成电路结构的许多步骤。在图16-22中示出的方法包括狭窄的源和漏极注入(在图10中有不同的形成)、在衬底和选择极之间的加厚的电介质层(已参照图11描述)、“T”型浮动栅极(一般如图13B所示)和一个选择极和字线之间用于减少他们之间耦合的双电介质层。在图16-22中使用的相应于图3-9中的元件的参考号是图3-9的那些参考号和一个增加的参考号200。例如，在图16-22中的半导体衬底被标记为“245”而在图3-9中的衬底被标记为“45”。
图16-19示出了第二实施例的一些基本的处理步骤，如图2的穿过阵列断面II-II(y方向)的视图。一个隧道氧化物薄层303，大约90埃厚，例如，生长在衬底表面301上。一个大约1000埃厚的第一多晶硅层(P1)沉积在层303上，然后一个大约1000埃厚的氮化硅层沉积在该多晶硅层上，最后一个大约1500埃厚的氧化硅层沉积在该氮化物层上，作为一个具体的例子。该三层堆栈通过一个在氧化物层上部的光阻材料遮光板蚀刻成条带状，该条带具有在x方向上延伸的长度并且在y方向上分开。图16的视图穿过位于存储区域的三个如此的条带，多晶硅条带311、313和315形成在薄的氧化物层301上，在多晶硅的上部还有氮化物层307和氧化物层309的相似形状的条带。一个多晶硅条带317示出在该装置的外部区域，也与位于其上部的氮化物层307和氧化物层309的一部分在一个延伸的堆栈中。
蚀刻完成后以及用于执行蚀刻的光阻材料遮光板被移除后，一个大约1000埃厚的氧化物层310沉积在堆叠的条带和它们之间的空间之上。然后另一个光阻材料蚀刻遮光板形成在层310上来完全保护该阵列而留下外部元件暴露着。通过该遮光板暴露的氧化物层310被各向异性的蚀刻来将它移除出外部区域，该移除是以留下沿着包括多晶硅层317的堆栈的侧壁的一个空间320的方式进行的。外部堆栈的上部的氧化物、衬垫320以及氧化物层310的剩余部分被遮光板保护，然后为了在衬底245上蚀刻一个沟319而共同用作一个遮光板。该沟319，可以是大约3000埃的深度，例如，用作隔离外部电路装置与存储单元阵列。
图17示出了接下来的一系列的处理步骤。该结构覆盖着一个大约7000埃厚的氧化物层，作为一个具体的例子，氧化物填充在该结构的沟319和其它的空腔中，并且到达一个在所有其它元件之上的深度。该厚的氧化物层最好通过一个CMP处理移除，降至氮化物条带307的上部，由此留下了一个平坦的表面329。这样就留下了填充有一个氧化物柱327的沟319，以及也充满了氧化物的存储区域中的多晶硅和氮化物条带的堆栈之间的空间。
下一个步骤是从正在形成的器件的至少存储器单元阵列区域上去除氮化物307。如附图18所示，然后将一个第二多晶硅层330沉积在到去除氮化物所留下的空穴中并且该多晶硅层覆盖了保留在多晶硅条带311、313和315之间的厚氧化物层。这个由P1’标示的第二多晶硅层叠压在由第一多晶硅层形成的条带的顶部上，该第一多晶硅层用P1标示。这两个多晶硅层彼此相互接触，从而实际上形成了一个统一的多晶硅结构。如果这个多晶硅是以未掺杂形态进行沉积的，就如本例中这样，那么然后就要对该结构进行砷离子注入。
参照附图19，对接下来的一系列步骤进行讨论。在多晶硅层330上沉积一层氮化硅，例如，沉积厚度达到大约550埃。然后在该氮化物层上形成一个掩模(未示出)并且将该掩模沿y方向定位以覆盖保护多个氮化物条，同时使这些被覆盖的氮化物条尽可能精确地对齐在所述多晶硅条带311、313和315正上方。通过这个掩模对该氮化物层进行蚀刻，于是就留下了沿x方向延伸但在y方向上间隔开来的多个条带332。这个氮化物蚀刻掩模不是与已经形成的结构自动对齐的，不过稍稍有些不对齐并不会有问题。
为了起到用来以小于目前所使用的方法的分辨能力的行宽对多晶硅层330进行刻蚀的掩模作用，沿着这些氮化物条带332形成了多个衬套334。在本例中，这是通过沉积一层厚度大约为900埃的氮化物来实现的，然后各向异性地对其进行蚀刻，以去除掉这个最外层的绝大部分而剩下这些衬套334。然后通过这些衬套334之间的细长开口对多晶硅层330进行刻除。多晶硅条带之间的那些厚氧化物也有可能会被除去一小部分，如附图19所示。
在这次蚀刻完成之后，沿着它们的长度将这些细长的P1多晶硅层分成许多段从而引导栅极得以形成。这一系列的处理步骤在附图20和21中示出，它们是沿着与附图2中的阵列的x方向、在截面I-I处截取的截面图，垂直于刚刚介绍了的截面图附图16-19。首先除去氮化物条带332和衬套334(附图19)，例如通过湿刻法。形成一介质层348(附图20)，最好采用ONO，例如在多晶硅条带上生长具有50埃厚度的氧化物(HTO，高温氧化物)、沉积150埃的氮化物、然后再沉积200埃的氧化物(TEOS)。
然后在这个介质层348上形成基准元件331、333和335，它们沿着y方向延伸并在x方向上彼此隔开，如附图20所示。这些基准元件分别对应于附图7A中的元件131、133和135。为了形成它们，在介质层348上形成一层氮化物，例如具有厚度2500埃的厚度。然后在这个氮化物层的上面形成一个感光抗蚀掩模(未示出)，通过这个掩模对这个氮化物层进行蚀刻，从而剩下基准元件条带331、333和335。这些条带不需要在x方向上与该结构的任何其它元件相对齐。
在从这些条带的顶部去除了所述感光抗蚀材料之后，沿着它们的侧面形成了衬套337、339、341和343。在本例中，这是通过厚度约为1800埃的BPSG氧化物的TEOS沉积而实现的。然后对这一层进行各向异性蚀刻，直到将除了所需的衬套以外的其它部分全部除去为止。
基准元件331、333和335以及相邻的衬套337、339、341和343于是就通过相邻衬套之间的细长槽起到了用于对多晶硅层和中间厚绝缘氧化物进行蚀刻的掩模的作用。附图20中显示这一蚀刻步骤已经完成了。所述多晶硅和厚氧化物通常是在不同的蚀刻步骤中使用不同的蚀刻剂或方法去除的。这次蚀刻的结果是得到了具有相等长度的独立的多晶硅条带段315a、315b和315c，在它们之间具有在y方向上延伸的槽，这些槽穿过多晶硅条带和厚氧化物延伸。
下一个步骤是形成作为掩模的介质层350(附图20)，这一掩模在x方向上将衬底源极和漏极注入区345和347的宽度限定为小于当前所采用的方法的最小分辨能力的某一宽度。层350最好是由具有大约500埃的厚度的TEOS介质形成的。该层附着在多晶硅条带段的侧壁上，这些侧壁部分阻止离子到达衬底表面301，但是在这些侧壁部分之间留有间隔，通过这些间隔，离子可以行进到达衬底。这些离子注入区在y方向上是连续地穿过大量的多晶硅条带段。
接下来，利用适当的方法除去层350。然后再将衬套337、339、341和343以及这些衬套下面的那部分介质348除去，只将基准元件333留在原来的位置上，如附图21所示。然后在该结构上形成一层介质，这是为了提供极间介质层351和353，它们沿着槽中的暴露的多晶硅表面以及氮化物基准元件331、333和335的垂直边缘延伸。这个介质层最好是ONO，它是这样形成的在暴露的多晶硅和氮化物表面上生长并沉积厚度约为150埃的氧化物层，随后沉积大约75埃的氮化物，再然后通过HTO沉积大约50埃的氧化物。在衬底中的经注入的区域345和347之上直接将最初的氧化物生长得较厚，因此在后面形成的引导栅极和衬底之间提供了理想的极佳绝缘度。在本例中，植入区域上面的层351和353的总厚度典型地为大约300埃。
在本例中，然后在该结构上沉积厚度约为3000埃的一层经掺杂的多晶硅(P2)，于是该多晶硅层也延伸到所述槽中，通过介质层351和353形成一条直线。然后通过蚀刻或CMP将这一多晶硅层的顶部部分除去，直到达到与氮化物基准元件331、333和335的顶部水平的程度。这将该P2层分隔为独立的引导栅极381和383，它们在y方向上延伸并且在x方向上彼此间隔开来，如附图21所示。
为了提供用于第一多晶硅层的附加蚀刻并形成引导栅极与后面形成的字线之间的附加隔离的掩模，以在各个经掺杂的多晶硅引导栅极381和383上生长氧化物层352和354的方式对该结构进行氧化。下面一个步骤是去除暴露的氮化物基准元件331、333和335。然后通过在引导栅极之间得到的开口对多晶硅条带段315a、315b和315c进行蚀刻，以形成附图22A中所示的槽。沿着这些槽的侧壁和底部形成一个介质层361。为了调整结果得到的选择晶体管的阈值，典型地通过这些槽将离子注入到衬底245中。然后可以在这些槽的底部生长额外数量的选择栅极氧化物，作为介质层361的一部分，如附图21所示。
下面一系列的步骤形成字线292、293和294(附图22A和22B)。在这个特定的实例中，将经掺杂的多晶硅层沉积到大约3000埃的厚度，而且这样导致了该多晶硅层向下延伸到刚刚形成的槽中。然后通过采用适当的感光抗蚀掩模以及蚀刻步骤将这个多晶硅层分隔开来，以形成独立的字线。每个字线的多晶硅提供了选择晶体管栅极，例如附图22A的栅极363。
从附图22A中我们将会注意到，选择栅极381和383是通过在不同时刻形成的两层介质与字线292分隔开的，即与稍后形成的层361组合在一起的层351和353。这一增加了厚度的介质便利地减小了选择栅极和字线之间的耦合量，这是一个理想的结果。
附图22B表示与附图22A处理方法相同的结构，只是附图22B是与附图22A正交的截面。我们将会发现，由多晶硅层P2形成的引导栅极线向下延伸到由P1多晶硅层形成的T形浮动栅极之间，因此提供了防止在y方向上非常接近地分开的相邻浮动栅极之间的过多耦合的屏蔽。
第三处理实例在附图23-26中示出了再有的另外一种形成与上述相同的阵列类型的方法，其中每个附图的“A”部分是将要形成的存储单元阵列的一小部分的截面，在附图2的截面I-I处截得(沿着x轴)，而每个附图的“B”部分在附图2的截面II-II处截得的截面(沿着y轴)。本实施例与前面所介绍的那些实例主要的不同点在于将第一多晶硅条带在x方向上分隔为独立的浮动栅极是在一个单一的遮掩步骤期间发生的，而不是使用氮化物基准元件(附图7和8中的131、133、135等，和附图20和21中的331、333和335)来形成在第一和第二蚀刻步骤期间相互对齐的掩模。在完成了这一单一蚀刻之后，在x方向上在浮动栅极之间的每个间隔中形成了中间多晶硅，在进行了一些额外的处理之后，这一中间多晶硅在交替的间隔中成为了引导栅极的一部分并且作为稍后完成的字线的一部分成为了用于选择晶体管的栅极。附图23-26中与附图3-9中相应的元件的附图标记是将附图3-9中那些元件的附图标记加上了400而得到的。例如，在附图23-26中半导体衬底标注为“445”，而附图3-9中的衬底标注为“45”。虽然附图23-26仅表示了存储阵列的一部分，但是外围电路元件还是包括在内的，并且通过在衬底中填沟的氧化物与该阵列分开，如前面两个具体实例中的每一个所介绍的那样。
参照附图23A和23B，示出了数个处理步骤的结果。在衬底445的表面501上形成了一薄层503栅极介质，这最好是通过生长厚度约为90埃的氧化物来形成的。在介质503上沉积厚度约为1000埃的第一多晶硅层515(P1)，后面将通过离子注入步骤对其掺杂或不掺杂。然后通过适当的感光抗蚀掩模(未示出)将这个多晶硅层蚀刻成条带511、513和515，这些条带遍布所述衬底在x方向上延伸并且在y方向上等间隔地分隔开。然后在这个整个阵列上沉积一厚层氧化物，以填充这些多晶硅条带之间的间隔并覆盖这些条带。然后去除掉多晶硅条带顶部上的氧化物并对它们进行蚀刻或CMP，以提供基本光滑的表面，非常类似于附图6B中的这种表面129。
在得到了这样一个表面之后，在该表面上形成一个介质极间层401，例如ONO。然后在该介质层401上沉积一个第二多晶硅层402，随后在该多晶硅层402上沉积一个氧化物层403，并且在该氧化物层403上沉积一层氮化硅404。
然后通过另一个感光抗蚀掩模(未示出)对附图23A和23B中所示的所得到的多层堆叠进行蚀刻，以将所述第一多晶硅(P1)条带分隔为独立的浮动栅极，并且将多层堆叠401-404分隔为沿y方向延伸但在x方向上分隔开的多个条带a、b、c和d。通常将这些条带的宽度以及它们之间的间隔选定为具有制作该电路结构所使用的方法所能够得到的最小的形体尺寸。同样对P1条带之间的介质进行蚀刻。
接下来，在分隔开的条带的侧壁上以及暴露的衬底表面上形成一薄介质层406，最好是以与前面的例子中的层351和353的形成方式相同的方式形成的ONO。然后通过在该结构上沉积一厚层氧化物并随后各向异性地刻蚀掉该氧化物以剩下衬套来形成衬套407。源极和漏极是通过从这些堆叠结构之间的交替着选取的间隔向衬底中注入离子来形成的，而剩下的间隔是由适当的掩模(未示出)覆盖住的。最好在衬套形成了之后进行离子注入，这是为了在x方向上获得很宅的离子注入区域，不过也可以在之前进行。由于这些堆叠结构之间的检测连续穿过该阵列的很大的区域，所以形成了在y方向上延伸横越大量存储单元行的连续的源极和漏极注入区域。
下一个步骤是在整个区域上沉积第三多晶硅层，这是为了在这些衬套407之间的每个间隔中提供多晶硅。然后再通过对这个多晶硅层进行蚀刻而将其去除，仅留下沿y方向延伸的并且顶面位于P2多晶硅层402之上和氮化物层404之下的条带410、411和412(IP)。将在x方向上穿过该结构的间隔着选取的中间多晶硅条带，包括元件411形成选择晶体管栅极，作为稍后形成的字线的一部分。而其它的中间多晶硅元件，例如元件410和412，后面将成为引导栅极的一部分。
在附图25A和25B中示出了几个更多的处理步骤的结果。在氧化物和氮化物层403和404中形成具有向下延伸到P2多晶硅层402的深度的沟道。这些沟道是在y方向上连续的并且在x方向上在中间多晶硅(IP)条带的每个间隔上分隔开来。附图25A中示出的这些沟道是在中间多晶硅条带410和412上形成的，而避开了中间多晶硅条带411周围的区域。这些沟道最好是通过利用位于氮化物层404顶部上的感光抗蚀掩模(未示出)进行蚀刻而形成的。在附图25A中，这些沟道是由P2’多晶硅条带415和416所占据的以及分别覆盖着氧化物层417和418的区域表示的。
在形成了沟道之后，为了填充这些沟道，在该表面上再沉积另一层多晶硅。那些中间间隔，例如被中间多晶硅带411占用的间隔，在这次沉积期间，由一个适当的掩模(未示出)盖住。通过蚀刻或CMP将这个多晶硅层的顶部向下去除掉，一直到氮化物层404的顶部。这样就剩下所形成的沟道由多晶硅条带填充。然后对这个多晶硅进行氧化，这样是为了在这些多晶硅条带顶部形成保护介质层417和418。在这次氧化步骤期间，为了避免暴露的中间多晶硅表面也被氧化，例如多晶硅条带411的暴露表面，最好用另一个临时掩模将它们盖住。
我们将会从附图25A中注意到，P2’介质条带415是与P2多晶硅条带402a和402b以及中间多晶硅条带410相接触的。这些元件各个都是导电的并且物理上且电气上连接在一起。附图26中由附图标记421标出的这种组合构成了沿着y方向延伸并且与相邻的两列浮动栅极具有容性耦合的引导栅极，这两列浮动栅极包括浮动栅极455和456。另外还示出了一个类似组合引导栅极422。
然后通过在该阵列上沉积另一个多晶硅层并对其进行蚀刻以在适当位置上剩下字线来形成字线492-495。作为这一蚀刻步骤的一部分，还对位于浮动栅极之间的交替间隔中的中间多晶硅条带，例如条带411，进行分隔，以致剩下独立的选择晶体管栅极，这些选择晶体管栅极位于它们各自的字线下面，并且在机械上和电气上与这些字线相连接。因此，这些分隔开的中间多晶硅栅极元件和这些字线一起形成了如附图26A中所示的条带492那样的条带。
其它存储元件前述发明对概括性的且具体的快闪EEPROM存储单元的实例进行了介绍，这是针对利用导电的浮动栅极作为电荷存储元件的单元类型进行的介绍。不过，上面所介绍的许多单元结构和加工方法也能够应用于使用电荷俘获介质代替浮动栅极作为存储元件的存储单元。当浮动栅极由这样的电介质代替时，该介质于是就被夹在了控制或引导栅极和衬底之间。虽然能够将该介质分隔为尺寸和位置都与浮动电极相同的独立的元件，但是通常并不需要这样做，这是因为电荷是由这种电介质在当时位置上进行捕获的。这种电荷俘获介质能够分布在整个阵列上，除了由选择晶体管所占用的区域之外。对于这种介质来说，一种具体的结构是，将其形成为沿着y方向穿过大量单元行的连续条带，而在x方向上各自具有包含在相邻的选择晶体管之间的宽度。在将位于这种电介质上面的(多个)多晶硅层分隔成其细长条带的过程中，也可以同时将电介质的其它区域除去，而不会带来不好的效果，但并不是必须要这样做。这种电介质处于夹在导电栅极和位于单元沟道中的衬底之间的每个单元中的那一部分于是就成为了该单元的电荷存储元件。
介质存储元件存储单元在下述的科技文献和专利当中进行了一般性的介绍，这些文献和专利以引用的方式整体并入本文Chan等人编著的《一种可靠的单晶体管氧化物-氮化物-氧化物EEPROM器件(ATrue Single-Transistor-Oxide-Nitride-Oxide EEPROM Device)》，IEEE电子器件手册(Electron Device Letters)1987年3月第3期第EDL-8卷，第93-95页；Nozaki等人编写的《一种用于半导体磁盘应用系统的带有MONOS存储单元的1-Mb EEPROM(A1-Mb EEPROM with MONOSMemory Cell for Semiconductor Disk Application)》，IEEE固态电路期刊(Journal ofSolid State Circuits)，1991年4月第4期第26卷，第497-501页；Eitan等人编著的《NROM一种新颖的定位捕获、2位非易失性存储单元(NROMA Novel Localized Trapping，2-Bit Nonvolatile MemoryCell)》，IEEE电子器件手册(Electron Device Letters)，2000年11月第11期第21卷，第543-545页，以及美国专利第5851881号。
有三种能够利用的特殊的电荷俘获电介质材料和结构。一种是双层电介质，它具有在衬底上生长的氧化物和在其上沉积的一层氮化硅(“ON”)。另一种是三层结构，其中增加了在所述氮化硅层上生长和/或沉积出来的另一个氧化硅层(“ONO”)。第三种可选方案是夹在栅极和半导体衬底表面之间的一单层富硅二氧化硅。最后的这种材料在下面的两篇文章中进行了介绍，这两篇文章以引用的方式整体并入本文DiMaria等人编著的《使用富硅二氧化硅注入极和一个浮动多晶硅存储层的电可改只读存储器(Electrically-alternable read-only-memoryusing Si-rich SIO2injectors and a floating polycrystalline silicon storagelayer)》，J.Appl.Phys.52(7)，1981年7月，第4825-4842页；Hori等人编著的《一种用于非易失性存储应用系统的具有注入Si的SiO2栅极绝缘体的MOSFET(A MOSEFET with Si-implanted Gate- SiO2Insulator for Nonvolatile Memory Applications)》，IEDM 92，1992年4月，第469-472页。
结束语虽然是就本发明的具体实例对其各个不同的方面进行的介绍，但是，应当明白，本发明应当受到所附的权利要求书的全部范围之内的保护。
权利要求
1.一种非易失性存储器，包括形成在一个半导体衬底上的一个电荷存储元件阵列，至少在一个方向上穿过该阵列地定位于这些电荷存储元件之间的场介质材料，和导电性控制栅极，这些栅极在所述至少一个方向上横跨所述电荷存储元件的顶部，并且在所述栅极和所述电荷存储元件阵列之间有一层电介质，并且这些栅极向下突出进入到形成在位于相邻的电荷存储元件之间处的所述场介质中的槽里面，所述控制栅极的向下突出的部分提供了相邻的电荷存储元件之间在所述一个方向上的电屏蔽。
2.权利要求1所述的存储器，其中单个的电荷存储元件在所述至少一个方向上具有穿过其顶部和底部部分的不同宽度，顶部部分比底部部分要宽，并且所述控制栅极向下突出到它们之间一段距离，该距离至少与所述顶部部分的厚度一样大。
3.权利要求1所述的存储器，其中所述场介质是在所述半导体衬底的表面上形成的。
4.权利要求1所述的存储器，其中所述阵列包括按照具有多行和多列的规则样式排列的存储元件，所述至少一个方向沿着列方向延伸，而其中所述行包括选择栅极和位于所述衬底内的沿着这些行的方向交替地定位于相邻的存储元件之间的源极/漏极区域。
5.一种非易失性存储器，包括一个电荷存储元件的矩形阵列，该阵列形成在一个衬底表面上，在它们之间有一个第一介质层，所述单个的电荷存储元件包括一个第一部分和一个第二部分，其中所述第一部分紧挨着所述第一介质层定位，并且在穿过所述阵列的一个方向上具有一个第一宽度，其中所述第二部分与所述第二部分形成为一体，并离开所述第一介质层一个距离，并且该第二部分在所述一个方向上具有一个第二宽度，所述第二宽度大于所述第一宽度，以及细长的导电性控制栅极，这些栅极在所述一个方向上横越多个电荷存储元件的表面，且这些控制栅极离开所述衬底最远，并且在所述控制栅极和所述电荷存储元件之间有一个第二介质层，另外所述控制栅极在相邻的电荷存储元件之间延伸一个距离，该距离至少等于所述电荷存储元件的第二部分的厚度，在相邻的电荷存储元件之间的所述控制栅极的延伸部分在所述一个方向上为这些电荷存储元件的至少第二部分提供了电屏蔽。
6.权利要求5所述的非易失性存储器，其中介质材料填充了所述电荷存储元件的相邻个体的第一部分之间的空间，并且在其中还包括一个位于相邻的电荷存储元件的所述第一部分之间的槽，所述控制栅极延伸一个距离进入其中。
7.权利要求6所述的非易失性存储器，其中所述电荷存储元件的相邻个体的第一部分之间的介质材料是形成在衬底的表面上的。
8.权利要求5所述的非易失性存储器，其中所述阵列存储单元，这些存储单元在穿过所述阵列的第二方向上各自包括两个电荷存储元件和一个选择晶体管，其中所述两个电荷存储元件位于相邻的衬底源极和漏极区域之间，而所述选择晶体管位于这两个电荷存储元件之间，所述第二方向与所述一个方向垂直。
9.一种形成非易失性存储器集成电路的方法，包括横越衬底表面生长一个介质层，横越所述介质层沉积一个导电材料层，除去所述导电材料层的一部分以形成多个槽，这样就剩下了多个导电材料层条带，这些导电材料层条带在一个第一方向上延伸并在一个第二方向上间隔开来，所述第一和第二方向是彼此垂直的，其后在这些导电材料层条带上沉积场介质，并且该场介质延伸进入这些导电材料层条带之间的所述多个槽中，并且将第一导电材料层条带分成独立的浮动栅极，从而形成了所述浮动栅极的多行和多列的阵列，这些浮动栅极是单独地通过夹在这些浮动栅极与衬底之间的生长而成的介质层与所述衬底分离开的。
10.权利要求9所述的方法另外还包括在所述衬底表面内形成导电离子条带，这些条带在所述第二方向上延伸，连续地穿过多行浮动栅极，并在所述第一方向均匀地分隔开来，且处于浮动栅极的多个列之间。
11.权利要求10所述的方法，另外还包括在形成沿所述第一方向延伸的沟，这些沟穿过多个离子注入区域，并且在所述第二方向上间隔开来，同时位于浮动栅极的所述多个行之间，以及使用介质材料填充这些沟，这些足够浅，以致不会中断所述衬底离子条带沿着它们的长度方向的导电性。
12.权利要求11所述的方法，另外还包括挨着所述浮动栅极阵列提供外围电路，在所述阵列和外围电路之间形成至少一个沟，并且用介质材料填充所述沟，从而实现所述阵列和外围电路的电绝缘，所述至少一个沟要比所述浮动栅极的行之间的那些沟深得多。
13.权利要求9所述的方法，另外还包括挨着所述浮动栅极阵列提供外围电路，在所述阵列和外围电路之间形成至少一个沟，并且用介质材料填充所述沟，从而实现所述阵列和外围电路的电绝缘。
14.权利要求9所述的方法，其中所述导电层的沉积包括沉积多晶硅材料。
15.一种形成非易失性存储器集成电路的方法，包括横越衬底的表面生长一个介质层，横越所述介质层沉积一个第一多晶硅层，除去所述第一多晶硅层的一部分以形成第一多个槽，这样就剩下了多个第一多晶硅层条带，这些第一多晶硅条带在一个第一方向上延伸并在一个第二方向上间隔开来，所述第一和第二方向是彼此垂直的，其后在这些第一多晶硅层条带上沉积场介质，并且该场介质延伸进入这些第一多晶硅层条带之间的所述第一多个槽中，除去所述场介质的顶部部分，以形成一个横越所述第一多晶硅层条带的不均质的表面，从而在所述第二方向上在所述第一多晶硅层条带之间留下了场电介质，其后以一种样式除去一部分所述第一多晶硅层条带和场介质，所述一种样式是这样的形成第二多个槽，这些槽在所述第二方向上穿过多个所述第一多晶硅层条带连续地延伸，并且在所述第一方向上规则地分隔开，从而将所述第一多晶硅层条带分隔为所述第二多个槽之间的多段，这些段在第一方向上具有相同的长度，通过所述第二多个槽向衬底内注入离子，同时所述剩下的第一多晶硅层条带段和场氧化物起到了掩模的作用，以阻止离子所述第二多个槽外侧的衬底上，从而形成了注入在衬底中的连续的离子条带，并且这些离子条带在所述第二方向上延伸，穿过多个所述第一多晶硅层条带，其后由一个沉积在所述不均质表面上并且沉积进入到所述第二多个槽中的第二多晶硅层，来形成在所述第二方向上延伸并在所述第一方向上分隔开来的引导栅极，通过除去暴露在相邻的引导栅极之间的所述第一多晶硅层条带段的一部分来将所述单独的第一多晶硅层条带段分成两个浮动栅极，从而在相邻的浮动栅极之间形成了间隔，并且其后由一个沉积在所述引导栅极上面并且沉积进入到相邻的浮动栅极之间的间隔当中的第三多晶硅层，来形成在所述第二方向上分隔开的并且在所述第一方向上延伸穿过独立的浮动栅极行。
16.权利要求15所述的方法，其中形成引导栅极的步骤包括使用一个刻蚀掩模覆盖所述沉积而成的第二多晶硅层，而无需与所述第一多晶硅层的所述第二多个槽的自对齐。
17.权利要求15所述的方法，其中形成引导栅极的步骤包括利用所述引导栅极之间的间隔为所述引导栅极定位，在第一方向上与所述第一多晶硅层种的所述第二多个槽的相邻个体的中间部分自对齐。
18.权利要求15所述的方法，其中以形成一个第二多个槽的样式除去所述第一多晶硅层条带和场氧化物的步骤包括形成一个介质掩模的第一元件，它具有定向在所述第二方向上、从中间穿过所述第一多晶硅层条带和场氧化物的长度，并且在所述第一方向上规则地分隔开来，和沿着所述第一元件的两侧形成介质衬套作为所述介质掩模的第二元件，减小了所述第二多个槽的宽度，离子将通过这些第二多个槽注入。
19.权利要求18所述的方法，其中形成所述引导栅极地步骤包括在向衬底内注入了离子之后，除去所述介质掩模的所述衬套，而在原位留下所述掩模的第一元件，在所述掩模的第一元件上以极所述掩模的第一元件之间沉积所述第二对晶硅层，除去位于所述掩模的第一元件之上的所述第二多晶硅层的任意部分，和其后除去所述掩模第一元件，借此形成了所述引导栅极之间在第一方向上的间隔。
20.权利要求19的方法，其中分隔所述独立的第一多晶硅层条带段的步骤包括通过所述引导栅极之间的所述间隔对所述第一多晶硅层条带段进行蚀刻。
21.权利要求20所述的方法，其中形成字线的步骤包括通过所述引导栅极之间的所述间隔向相邻的浮动栅极之间的间隔内沉积所述第三多晶硅层。
22.权利要求15所述的方法，其中除去场介质的顶部部分的步骤包括使用化学-机械-磨光法(CMP)。
23.权利要求15所述的方法，另外还包括在将所述独立的第一多晶硅层条带段分隔为两个浮动栅极之后，向形成在相邻的浮动栅极之间的间隔内以填充这些间隔的一部分的方式沉积介质材料，紧接着字线形成步骤的步骤包括向所述间隔内在所述沉积而成的介质材料上沉积所述第三多晶硅层。
24.权利要求15所述的方法，另外还包括在将所述独立的第一多晶硅层条带段分隔为两个浮动栅极之后，在所述衬底内形成凹进处，这些凹进处与相邻的浮动栅极之间的间隔对齐，并且其中紧接着字线形成步骤的步骤包括通过相邻的浮动栅极之间的间隔沉积所述第三多晶硅层，并使其进入所述衬底凹进处。
25.权利要求24所述的方法，其中将所述第一多晶硅层条带段分隔为两个浮动栅极的步骤另外还包括在所述相邻的引导栅极的侧壁上形成衬套，这是为了减小暴露在相邻的引导栅极之间所述第一多晶硅层条带段的宽度。
26.权利要求15所述的方法，另外还包括在形成所述引导栅极之前，将所述第一多晶硅层条电之间的所述场介质的厚度减小到低于顶部表面和所述第一多晶硅层条带的侧壁的顶部部分的程度，并且其中紧接着引导栅极的形成而进行的步骤包括使所述引导栅极包围着所述顶部表面和所述第一多晶硅层条带的侧壁的侧壁部分。
27.权利要求15所述的方法，另外还包括在通过所述第二多个槽向衬底内注入离子之前，通过沿着所述第二多个槽的侧壁形成衬套来减小所述第二多个槽在所述第一方向上的宽度，从而随后通过变窄之后的所述第二多个槽来进行离子注入。
28.权利要求27所述的方法，另外还包括在通过所述变窄了的第二多个槽向所述衬底内注入了离子之后，除去这些衬套。
29.权利要求15所述的方法，另外还包括在形成所述第二多个槽之前，在所述不均质表面上沉积另外一层多晶硅，并且将该另外的层分隔为位于所述第一多晶硅层条带上的另外的条带，这些另外的条带在所述第一方向上延伸并且在所述第二方向上以一定的距离分隔开，该距离小于所述第一多晶硅层条带在第二方向上距离，这些另外的条带在紧接着进行的处理过程中变成了所述第一多晶硅条带的一部分，所述紧接着进行的处理形成了所述第二多个槽并分隔出了所述第一多晶硅层条带段。
30.一种在衬底上形成非易失性存储器阵列的方法，包括横越衬底的表面生长一个介质层，横越所述介质层沉积一个第一多晶硅层，除去所述第一多晶硅层的一部分以形成第一多个槽，这样就剩下了多个第一多晶硅层条带，这些第一多晶硅条带在一个第一方向上延伸并在一个第二方向上间隔开来，所述第一和第二方向是彼此垂直的，其后在这些第一多晶硅层条带上沉积场介质，并且该场介质延伸进入这些第一多晶硅层条带之间的所述第一多个槽中，除去所述场介质的顶部部分，以形成一个横越所述第一多晶硅层条带的不均质的表面，从而在所述第二方向上在所述第一多晶硅层条带之间留下了场电介质，其后以一种样式除去一部分所述第一多晶硅层条带和场介质，所述一种样式是这样的形成第二多个槽，这些槽在所述第二方向上穿过多个所述第一多晶硅层条带连续地延伸，并且在所述第一方向上规则地分隔开，从而将所述第一多晶硅层条带分隔为独立的浮动栅极，通过所述第二多个槽中的交替的槽向衬底内注入离子，从而形成了注入在衬底中的连续的离子条带，并且这些离子条带在所述第二方向上延伸，穿过多个所述浮动栅极的行，其后在至少位于相邻的浮动栅极之间的所述独立的第二多个槽内形成多晶硅元件，由另一个沉积在所述不均质表面上并且与位于所述第二多个槽中的所述交替的槽中的所述多晶硅元件相接触的多晶硅层，来形成在所述第二方向上延伸并在所述第一方向上分隔开的引导栅极，和由再另一个沉积在所述引导栅极上并与位于所述第二多个槽中的所述交替的槽中的所述多晶硅元件相接触的多晶硅层，来形成在所述第二方向间隔开并且在所述第一方向上穿过独立的浮动栅极行延伸的字线。
31.一种形成在一个集成电路衬底上的非易失性存储器，包括形成在衬底上的一个第一区域内的一个存储单元阵列，处于存储单元阵列外围的电路，包括解码器、驱动器和传感放大器，它们形成在衬底的第二区域内，该第二区域不与所述第一区域相重叠，和在衬底上所述第一和第二区域之前形成有一个沟，该沟深度至少为3000埃并且由介质材料填充，从而对存储单元阵列和外围电路进行绝缘。
全文摘要
一种集成非易失性存储器电路是通过下述步骤形成的首先在半导体衬底表面上生长一个薄介质层，随后通过在这个介质层上沉积一个导电材料层，例如掺杂的多晶硅，然后将该导电材料分隔为多行和多列独立的浮动栅极。衬底内的单元源极和漏极扩散区是穿过这些行连续地延伸的。沉积在浮动栅极的行之间的场介质提供了行之间的电绝缘。在这些行之间可以包括浅沟而不会中断沿着它们的长度方向的扩散区的导电性。在衬底上阵列和外围电路之间形成有一个介质填充的深沟，作为电绝缘体。包含了各种增大浮动栅极和控制栅极之间的场耦合区域的技术。其它技术增加控制栅极之间的介质的厚度，以减小它们之间的场耦合。另外的技术使用控制栅极提供浮动栅极之间的屏蔽。
文档编号H01L27/115GK1543676SQ02815618
公开日2004年11月3日 申请日期2002年8月7日 优先权日2001年8月8日
发明者杰克·H·阮, 杰克 H 阮, 埃利亚胡·哈拉里, 胡 哈拉里, K 方, 宇平·K·方, 乔治·萨马知萨, 萨马知萨 申请人:圣地斯克公司