专利名称：开放式位阵列的读出放大器和体系结构的制作方法
背景技术：
发明领域本发明一般地涉及使用存储器阵列体系结构的系统，更具体地说，本发明涉及用于改善的读出放大器体系结构的系统和方法。
相关技术的说明工作期间电子系统通常将数据存储在存储装置中。动态随机访问存储器(DRAM)作为这样的系统的数据存储装置是非常普遍的。DRAM是一种以二进制形式(即“1”或“0”)将数据存储在大量单元中的集成电路。数据以设置在单元中的电容器上的电荷的形式存储在单元中。一般地说，高逻辑电平近似等于电源电压，而低逻辑电平近似等于地电位。
通常，DRAM的单元排列成阵列形式，使得能够对单个单元寻址和访问。所述阵列可以设想为单元的行和列。每一行包括利用公共控制信号把所述行上的各单元互连的字线。类似地，每一列包括与每一行中至多一个单元连接的位线。因此，可以控制字线和位线，以便逐一地访问所述阵列中的每一个单元。
为了读出单元中的数据，通过选择与所述单元相关联的字线来访问单元的电容器。使与所选单元的位线配对的互补位线平衡到平衡电压。所述平衡电压(Veq)一般处于高的Vcc和低的Vss(一般为地电位)逻辑电平中间。因此，传统上，使位线平衡到电源电压的一半(VCC/2)。当激活所选单元的字线时，所选单元的电容器将存储的电压放电给位线，因此，将所述位线充电到所述电压。
参考
图1，读出放大器110检测和放大位线对上的电压差。所述读出放大器110一般包括两个主要组件n型读出放大器和p型读出放大器。如图1中所示，所述n型读出放大器包括交错连接的n沟道晶体管对230、232，其中晶体管230、232的删级可以连接到位线102和104或者106和108。因此，在读操作期间，n沟道晶体管230、232最初由位线102和104或者106和108上的平衡电压驱动。n型读出放大器用于将低位线驱动到地电位。P型读出放大器包括交错连接的p沟道晶体管对234、236并用于将高位线驱动到电源电压。
阵列的输入/输出装置(通常为n沟道晶体管240、242)将所选单元的位线102和104或者106和108上的电压传送到输入/输出线244、246，以便输送到例如计算机的处理器或其它与DRAM相关联的电子系统。在写操作中，数据通过阵列的输入/输出装置240、242从输入/输出线244、246传送到位线102、104、106、108，以便存储在所选单元的电容器中。
传统上，以集成电路的一个部分的形式形成存储装置的每一个部件。为了更有效地使用集成电路的面积，存储器阵列可以包括一些子阵列，在所述各子阵列中共享读出放大器电路。在这样的存储装置中，子阵列通过隔离晶体管202、204、206、208(一般为n沟道晶体管)连接到读出放大器110。正如本专业中众所周知的，所述n型沟道隔离晶体管202、204、206、208选择性地将读出放大器110连接到位线106和108或者102和104以便进行数据的读或写操作，。
在图2中的更高层上举例说明共享读出放大器的上述配置，通常称作为交错折叠方案。在这种方案中，位偶(例如两根位线)被交错并且彼此紧挨着插入子阵列112、114中。每一个位偶构成真和互补组合，通过读出放大器110读出和写入所述组合。位线对，例如102、104中每一根位线，例如102，都被连接到子阵列的存储器单元，每一个单元包括通过存取晶体管连接到位线的电容器。参见图1和2，位偶102和104通过一对隔离晶体管206，208连接到读出放大器110。来自另一个子阵列114的另一个位偶106、108也共享相同的选择放大器110。在读出位偶102、104期间，位偶106、108通过隔离晶体管202、204与读出放大器110隔离。如图1所示，例如通过使读出放大器110和位偶106、108之间的一对隔离晶体管对202、204截止就会出现这种隔离。交错折叠方案要求一个读出放大器与相邻阵列的4根位线的间隔相适应。交错折叠位线方案适用于8F**2型存储器单元，这种类型的存储器单元通常使用这样的方案。名称8F**2描述根据产业标准“F units”每一个存储器单元占有的面积。
另一种众所周知的存储器单元配置称作为6F**2单元。6F**2单元不同于8F**2单元，对于交错折叠方案，读出放大器110必须装配到两根位线的宽度中，而不是象8F**2单元的情况那样装配到4根位线的间隔里。而6F**2存储器单元可以与图1所示的相同的读出放大器布局一起使用，这可能要求非常紧凑的设计规则或附加的互连。因此，需要一种更好地适合于6F**2存储器单元的更有效的读出放大器方案布局。
本发明慨述本发明涉及供6F**2存储器单元使用的读出放大器布局。所述布局使用开放式数字体系结构，其中，从每个相邻的子阵列馈电的位线不共享读出放大器。这种开放式数字体系结构使用相对于位线垂直取向的读出放大器长度。这种布局供利用6F**2存储器单元的有效存储器阵列系统使用，同时避免了实现6F**2存储器单元的交错折叠方案的复杂性。
附图的简要说明根据以下参考附图所提供的对示范性实施例的详细说明，本发明的前述和其它优点和特征将更加清楚，附图中图1是说明使用共享读出放大器的交错折叠位线布局的存储装置的原理图2是根据交错折叠数字位线布局的共享读出放大器和多根位线图解说明；图3是根据本发明的示范性实施例制造的并包括开放式位阵列读出放大器配置(其中位线垂直于读出放大器的长度方向伸展)的存储装置的电原理图；图4是图3所示的存储装置的一部分的布局的图解说明；图5是根据本发明的另一个示范性实施例的说明开放式位体系结构图解说明；图6图解说明根据本发明另一个示范性实施例的使用包含开放式位阵列读出放大器配置的存储装置的处理器系统；图7是根据本发明的另一个示范性实施例制造的存储装置的一部分的电原理图；以及图8是图7中所示的存储装置的一部分的布局说明。
最佳实施例的详细说明下面参考附图，其中相同的标号表示相同的元件，图3示出使用开放式位阵列读出放大器配置的存储装置500的原理图，其中，读出放大器110的长度(图4中以水平方向伸展的方式示出)垂直于位线102、104的伸展方向(图4中以垂直方向伸展的方式示出)。由于多个存储器子阵列没有通过多根位线连接到同一读出放大器110(即不共享读出放大器110)，所以不需要隔离晶体管，不象图1和2中说明的传统的配置那样。如图5所示，用于由读出放大器110进行比较的两根位线102和104取自读出放大器110的任意一侧的两个不同的子阵列。应该明白，虽然不需要隔离晶体管202、204，206，208(图1)，但是可以包括所述隔离晶体管而没有脱离本发明的精神和范围。
参见图3，通过把位线102、104连接到两个n沟道晶体管290，292的公共节点COM 584来实现它们的平衡。通过控制节点LEQ 294上使n沟道晶体管290，292同时导通或截止的电压，晶体管290，292可以同时导通而把位线102、104连接到公共节点COM 584上，从而使位线102、104平衡。由于位线102、104被等于VCC的值所隔离，所以公共节点COM 584上的结果电位为VCC/2。通过电源电压元件(例如图3所示的Vccp晶体管590)连接电压源DVC/2(例如在VCC/2)，以便将公共节点COM 584保持在VCC/2上。然而，应该明白，Vccp晶体管590是不需要的，而可以用其它电源电压元件来代替所示的Vccp晶体管590或与所示的Vccp晶体管590组合，例如一个电阻、几个电阻、多个晶体管、电阻和晶体管的组合、或者现有技术中已知的其它器件或组合。这种配置的优点是如果另外使多根位线相互平衡(例如彼此短路)，那么，只需要一个电源电压元件(例如，Vccp晶体管590)来将多根位线保持在所需的电压(例如VCC/2)。
图4为简化而示出单一的读出放大器110。应该明白，在实际情况下，如图5所示，多个图4所示的电路将用于访问和控制存储装置500，其中每一个电路将读/写所选字线的一个数据位。例如，在4比特数据方案中，将配置4个图3所述类型的读出放大器110，并且所述4个读出放大器共享RNL_、ACT、CS、COM和LEQ的信号。
由于读出放大器被配置成与位线102、104垂直，所以可以获得额外的平行于位线102、104的互连空间。所述额外的互连空间可以用于控制信号、配电盘或者其它装置的本地互连。
图4是图3说明的存储器500的500′部分的物理布局的自顶向下的图解说明。如上所述，所述布局使用开放式读出放大器配置，所述放大器具有与位线102、104的伸展方向垂直取向的读出放大器110。图4电路中的读出放大器110在电气上等效于图3所说明的读出放大器110。读出放大器110包括两个n沟道晶体管230、232和两个p沟道晶体管234、236，并且其长度沿着图4所示的水平方向伸展。图4中，位线102、104分别从顶部和底部进入，并在与读出放大器110的长度垂直的方向(图4垂直所示)上伸展。在p沟道晶体管234、236和n沟道晶体管232、230之间的互连414、410分别在与读出放大器110的长度平行(图4中以水平方向示出)而与位线102、104的伸展方向垂直的方向上伸展。这样，可以沿着互连414、410分别在多处连接位线102、104，提供相当大的设计灵活性。N阱502中包含形成p沟道晶体管234、236的源/漏区的有源区504。同样，有源区506形成n沟道晶体管230、232的源/漏区。图中示出n沟道晶体管230、232的源/漏区和节点COM(例如图3中的节点584)之间的晶体管290、292，用于在均衡期间位线102、104的选择性连接。为了简化，在图4中省略了输入/输出装置240、242(图3)和电源电压元件，例如Vccp晶体管590(图3)。
图7和8图解说明根据本发明另一个示范性实施例构造的存储装置800。参见图7，所述装置800在两个n沟道晶体管230，232之间设置均衡装置802。这样，所述装置不需要多个晶体管290，292和COM节点584(图4)用于均衡。可以通过由LEQ信号控制的均衡装置802来均衡位线102、104。通过电源电压元件，例如Vccp晶体管590连接的电压源DVC/2(例如VCC/2)也可以用来在图7所示的均衡期间使位线102、104保持所需要的电压，例如VCC/2。如上所述，这种配置的一个优点是如果另外使多根位线相互均衡(例如彼此短路)，那么，只需要一个电源电压元件(例如Vccp晶体管590)来将多根位线保持在所需电压(例如VCC/2)。同样，如上所述，不需要Vccp晶体管590作为所述电源电压元件，所述电源电压元件也可以是一个电阻、多个电阻、多个晶体管、它们的组合或者在现有技术中已知的其它元件。
参见图8，图中示出图7所说明的存储装置800的部分800’的物理布局的从顶向下的视图。在图8中说明的图7的部分800’包括位线102、104，读出放大器110和均衡装置802。均衡装置802设置在与位线102、104连接的互连410，414之间并且连接到用于在均衡期间对位线102、104进行选择性连接的外围的LEQ。而且，N阱502中包含形成p沟道晶体管234、236的源/漏区的有源区504。同样，有源区506形成n沟道晶体管230、232的源/漏区，并且用于均衡装置802。
图6图解说明简化的处理器系统700，所述处理器系统可以应用包含图3至5和图7至8描述和说明的读出放大器配置的RAM装置708。处理器系统700包括中央处理装置(CPU)712、RAM存储装置708和ROM存储装置710，并且也可以包括输入/输出(I/O)装置704、706，磁盘装置714及CD ROM装置716。上述所有部件都通过总线718相互通信。RAM存储装置708和CPU 712也可以一起集成在一片芯片上。
虽然已经描述了为具有6F**2存储单元配置的阵列提供益处的本发明，但是本发明也可以用于8F**2存储器阵列和其它阵列。
因此，应该明白，上述描述用来说明本发明而不是限制本发明。对本专业的普通技术人员来说，对这里所描述和图解说明的结构的许多变化、修改和替换是显而易见的。不要认为本发明受所描述和图解说明的实施例的细节的限制，本发明仅受所附权利要求书的范围的限制。
权利要求
1.一种集成电路存储装置，它包括制作在基片上的具有第一对晶体管和第二对晶体管的至少一个读出放大器，所述读出放大器的长度被限定在从所述第一对晶体管伸展到所述第二对晶体管的第一方向上；以及连接到所述至少一个读出放大器的位线对，所述位线对在垂直于所述第一方向的第二方向上伸展。
2.如权利要求1所述的存储装置，其特征在于所述第一对晶体管为p沟道晶体管，所述第二对晶体管为n沟道晶体管。
3.如权利要求1所述的存储装置，其特征在于还包括连接所述第一和第二对晶体管并且在所述第一方向上伸展的一对互连线，每一根所述位线与各自的互连线连接。
4.如权利要求1所述的存储装置，其特征在于还包括一对存储器子阵列，每一个存储器子阵列包括多个存储单元，每一根所述位线连接到各自的子阵列。
5.如权利要求1所述的存储装置，其特征在于还包括用于均衡所述位线的均衡电路。
6.如权利要求5所述的存储装置，其特征在于所述均衡电路包括串联连接的晶体管对，所述串联连接的晶体管对在串联连接点上具有公共节点，所述各串联连接的晶体管的各栅极接收均衡控制信号。
7.如权利要求5所述的存储装置，其特征在于所述均衡电路包括具有一对源/漏区的均衡晶体管，每一个源/漏区连接到所述一对所述位线中各自位线，所述均衡晶体管的栅极接收均衡控制信号。
8.如权利要求1所述的存储装置，其特征在于还包括输入/输出晶体管，以便选择性地控制到所述至少一个读出放大器的数据输入和从所述至少一个读出放大器的数据输出，所述输入/输出晶体管连接到所述位线之一。
9.如权利要求1所述的存储装置，其特征在于还包括大约等于电源电压一半的电压源，所述电压源通过电源电压元件连接到所述位线中至少一根位线。
10.如权利要求9所述的存储装置，其特征在于所述电源电压元件包括晶体管。
11.如权利要求9所述的存储装置，其特征在于所述电源电压元件包括电阻器。
12.如权利要求2所述的存储装置，其特征在于所述p沟道晶体管对连接到公共节点上。
13.如权利要求2所述的存储装置，其特征在于所述n沟道晶体管对连接到公共节点上。
14.如权利要求2所述的存储装置，其特征在于所述n沟道晶体管对在所述第一方向上伸展。
15.如权利要求1所述的存储装置，其特征在于还包括多个存储器子阵列，其中，所述至少一个读出放大器连接到所述多个子阵列中的两个子阵列，每一根所述位线连接到各自的子阵列上，因而不需要隔离晶体管。
16.一种存储电路，它包括制作在基片上的多个读出放大器，每一个所述读出放大器具有第一对p沟道晶体管和第二对n沟道晶体管，每一个所述放大器的长度被限定在从所述第一对p沟道晶体管的第一源极伸展到所述第二对n沟道晶体管的第二源极的第一方向上；连接到每一个所述读出放大器的位线对，所述位线对在垂直于所述第一方向的第二方向上伸展；以及连接所述各个第一和第二对晶体管的所述第一和第二源极的互连线对，每一根所述位线与相应的互连线连接。
17.如权利要求16所述的存储电路，其特征在于还包括一对存储器子阵列，每一个存储器子阵列包括多个存储单元，每一根所述位线连接到相应的子阵列。
18.如权利要求16所述的存储电路，其特征在于还包括用于均衡所述位线的均衡电路。
19.如权利要求18所述的存储电路，其特征在于所述均衡电路包括串联连接的晶体管对，所述串联连接的晶体管对在串联连接点上具有公共节点，所述各串联连接的晶体管的各栅极接收均衡控制信号。
20.如权利要求18所述的存储电路，其特征在于所述均衡电路包括具有一对源/漏区的均衡晶体管，每一个源/漏区连接到所述位线对中相应的一根位线，所述均衡晶体管的栅极接收均衡控制信号。
21.如权利要求16所述的存储电路，其特征在于还包括输入/输出晶体管，以便选择性地控制向所述至少一个读出放大器的数据输入和从所述至少一个读出放大器的数据输出，所述输入/输出晶体管连接到所述位线之一。
22.如权利要求16所述的存储电路，其特征在于还包括大约等于电源电压一半的电压源，所述电压源通过电源电压元件连接到所述位线中至少一根位线。
23.如权利要求22所述的存储电路，其特征在于所述电源电压元件包括晶体管。
24.如权利要求22所述的存储电路，其特征在于所述电源电压元件包括电阻器。
25.如权利要求16所述的存储电路，其特征在于所述p沟道晶体管对连接到公共节点上。
26.如权利要求16所述的存储电路，其特征在于所述n沟道晶体管对连接在公共节点上。
27.如权利要求16所述的存储电路，其特征在于所述n沟道晶体管对在所述第一方向上伸展。
28.如权利要求16所述的存储电路，其特征在于还包括多个存储器子阵列，其中，所述至少一个读出放大器连接到所述多个子阵列中的两个子阵列，每一根所述位线连接到相应的子阵列，因而不需要隔离晶体管。
29.一种处理器系统，它包括处理器；以及与所述处理器连接的存储装置，所述存储装置包括制作在基片上并且具有第一对p沟道晶体管和第二对n沟道晶体管的至少一个读出放大器，所述至少一个读出放大器的长度被限定在从所述第一对p沟道晶体管伸展到所述第二对n沟道晶体管的第一方向上；以及连接到所述至少一个读出放大器的位线对，所述位线对在垂直于所述第一方向的第二方向上伸展。
30.如权利要求29所述的系统，其特征在于还包括分别连接所述第一和第二对晶体管并在所述第一方向上伸展的一对互连线，每一根所述位线与相应的互连线连接。
31.如权利要求29所述的系统，其特征在于还包括一对存储器子阵列，每一个存储器子阵列包括多个存储单元，每一根所述位线连接到相应的子阵列。
32.如权利要求29所述的系统，其特征在于还包括用于均衡所述位线的均衡电路。
33.如权利要求32所述的系统，其特征在于所述均衡电路包括串联连接的晶体管对，所述串联连接的晶体管对具有在串联连接点上的公共节点，所述各串联连接的晶体管的各栅极接收均衡控制信号。
34.如权利要求32所述的系统，其特征在于所述均衡电路包括具有一对源/漏区的均衡晶体管，每一个源/漏区连接到所述位线对中相应的一根位线，所述均衡晶体管的栅极接收均衡控制信号。
35.如权利要求29所述的系统，其特征在于还包括输入/输出晶体管，以便选择性地控制向所述至少一个读出放大器的数据输入和从所述至少一个读出放大器的数据输出，所述输入/输出晶体管连接到所述位线之一。
36.如权利要求29所述的系统，其特征在于还包括大约等于电源电压一半的电压源，所述电压源通过电源电压元件连接到所述位线中至少一根位线。
37.如权利要求36所述的系统，其特征在于所述电源电压元件包括晶体管。
38.如权利要求36所述的系统，其特征在于所述电源电压元件包括电阻器。
39.如权利要求29所述的系统，其特征在于所述p沟道晶体管对连接到公共节点。
40.如权利要求29所述的系统，其特征在于所述n沟道晶体管对连接到公共节点。
41.如权利要求29所述的系统，其特征在于所述n沟道晶体管对在所述第一方向上伸展。
42.如权利要求29所述的系统，其特征在于还包括多个存储器子阵列，其中，所述至少一个读出放大器连接到所述多个子阵列中的两个子阵列，每一根所述位线连接到相应的子阵列，因而不需要隔离晶体管。
43.一种集成存储电路，它包括包括处理器和存储装置的管芯，所述存储装置包括制作在基片上并且具有第一对p沟道晶体管和第二对n沟道晶体管的至少一个读出放大器，所述至少一个读出放大器的长度被限定在从所述第一对p沟道晶体管伸展到所述第二对n沟道晶体管的第一方向上；以及连接到所述至少一个读出放大器的位线对，所述位线对在垂直于所述第一方向的第二方向上伸展。
44.如权利要求43所述的存储电路，其特征在于还包括分别连接所述第一和第二对晶体管并在所述第一方向上伸展的一对互连线，每一根所述位线与相应的互连线连接。
45.如权利要求43所述的存储电路，其特征在于还包括一对存储器子阵列，每一个存储器子阵列包括多个存储单元，每一根所述位线连接到相应的子阵列。
46.如权利要求43所述的存储电路，其特征在于还包括用于均衡所述位线的均衡电路。
47.如权利要求46所述的存储电路，其特征在于所述均衡电路包括串联连接的晶体管对，所述串联连接的晶体管对具有在串联连接点上的公共节点，所述各串联连接的晶体管的各栅极接收均衡控制信号。
48.如权利要求46所述的存储电路，其特征在于所述均衡电路包括具有一对源/漏区的均衡晶体管，每一个源/漏区连接到所述位线对中相应的一根位线，所述均衡晶体管的栅极接收均衡控制信号。
49.如权利要求43所述的存储电路，其特征在于还包括输入/输出晶体管，以便选择性地控制向所述至少一个读出放大器的数据输入和从所述至少一个读出放大器的数据输出，所述输入/输出晶体管连接到所述位线之一。
50.如权利要求43所述的存储电路，其特征在于还包括大约等于电源电压一半的电压源，所述电压源通过电源电压元件连接到所述位线中至少一根位线。
51.如权利要求50所述的存储电路，其特征在于所述电源电压元件包括晶体管。
52.如权利要求50所述的存储电路，其特征在于所述电源电压元件包括电阻器。
53.如权利要求43所述的存储电路，其特征在于所述p沟道晶体管对连接在公共节点上。
54.如权利要求43所述的存储电路，其特征在于所述n沟道晶体管对连接在公共节点上。
55.如权利要求43所述的存储电路，其特征在于所述n沟道晶体管对在所述第一方向上伸展。
56.如权利要求43所述的存储电路，其特征在于还包括多个存储器子阵列，其中，所述至少一个读出放大器连接到所述多个子阵列中的两个子阵列，每一根所述位线连接到相应的子阵列，因而不需要隔离晶体管。
57.一种制作存储装置的方法，所述方法包括在基片上制作至少一个读出放大器，用于检测表示所述存储装置的存储单元的电荷的信号，所述至少一个读出放大器具有第一对p沟道晶体管和第二对n沟道晶体管，所述读出放大器的长度被限定在从所述第一对p沟道晶体管伸展到所述第二对n沟道晶体管的第一方向上；制作与所述至少一个读出放大器连接的位线对，所述位线对在与所述第一方向垂直的第二方向上伸展；以及集成将所述p沟道晶体管对与所述n沟道晶体管对连接的至少一根互连线，所述至少一根互连线在所述第一方向上伸展。
58.如权利要求57所述的方法，其特征在于还包括将每一根所述位线连接到分离的各子阵列的各存储单元，所述分离的各子阵列共享公共读出放大器。
59.如权利要求57所述的方法，其特征在于还包括将所述各位线连接到公共均衡节点。
60.如权利要求59所述的方法，其特征在于还包括将大约等于电源电压一半的电压提供给所述公共均衡节点。
61.如权利要求57所述的方法，其特征在于还包括将所述各位线连接到具有在串联连接点上的公共均衡节点的串联连接的晶体管对，所述各串联连接的晶体管的各栅极接收均衡控制信号。
62.如权利要求57所述的方法，其特征在于还包括将所述各位线连接到具有一对源/漏区的均衡晶体管，每一个源/漏区连接到所述位线对中相应的一根位线，所述均衡晶体管的栅极接收均衡控制信号。
63.如权利要求57所述的方法，其特征在于还包括将所述各位线连接到输入/输出晶体管，以便选择性地控制向所述至少一个读出放大器的数据输入和从所述至少一个读出放大器的数据输出。
64.如权利要求57所述的方法，其特征在于还包括将所述p沟道晶体管对连接到公共节点上。
65.如权利要求57所述的方法，其特征在于还包括将所述n沟道晶体管对连接到公共节点上，所述n沟道晶体管对在所述第一方向上伸展。
66.如权利要求57所述的方法，其特征在于还包括将所述至少一个读出放大器连接到多个存储器子阵列中的两个存储器子阵列，每一根所述位线连接到相应的子阵列，因而不需要隔离晶体管。
全文摘要
描述提供存储装置的方法和设备，所述存储装置具有在第一方向上伸展的读出放大器和在与第一方向垂直的第二方向上伸展的相应的位线。可以从不同的存储器子阵列发出互补位线对。所述配置对具有6F**2特征尺寸的存储器阵列特别有用。
文档编号H01L21/70GK1568523SQ02815599
公开日2005年1月19日 申请日期2002年6月10日 优先权日2001年6月8日
发明者J·施雷克 申请人:微米技术有限公司