专利名称：于间距缩小工艺中整合存储单元数组区与周边电路区的方法
技术领域：
本发明是有关于一种于半导体器件中缩小存储单元数组线宽与线距的方法，且特别是有关于于间距缩小工艺中整合存储单元数组区与周边电路区的方法。
背景技术：
在要求电路集成化越来越高的情况下，整个电路器件大小的设计也被迫往尺寸不停缩小的方向前进。然而，半导体器件的线宽与线距受限于微影曝光的临界尺寸而很难再向下缩小，因此，各种相关于缩小线宽与线距的间距缩小(pitch reduction)工艺被提出来，而利用此些间距缩小技术，可以将半导体器件中的线宽与线距，例如是存储单元数组，缩小为曝光临界尺寸的二分之一。
然而，在公知的间距缩小工艺中，都只有揭示如何通过间距缩小工艺以缩小存储单元数组中的导体层(例如是栅极)的线宽与线距的方法，而并未揭示此间距缩小的导体层要如何与周边线路连结，亦即是，在现今与存储单元数组相关的间距缩小工艺中，并无有效的方法能够使周边电路区与间距缩小的存储单元数组区电性连接。
发明内容
因此，本发明的目的就是在提供一种于间距缩小工艺中整合存储单元数组区与周边电路区的方法，在能够使存储单元数组中的导体层间距缩小的同时。亦能够使周边电路区与间距缩小的存储单元数组区顺利电性连接。
本发明的另一目的就是在提供一种于间距缩小工艺中整合存储单元数组区与周边电路区的方法，能够使用现行的曝光工艺，形成与间距缩小的存储单元数组电性连接的周边电路图案。
本发明提供一种于间距缩小工艺中整合存储单元数组区与周边电路区的方法，此方法提供一基底，其中于基底上已依序形成一栅介电层、一导体层、一停止层、一牺牲层与图案化的一第一罩幕层，再于第一罩幕层上形成一第一高分子层。接着，以第一高分子层为蚀刻罩幕，移除部分牺牲层、停止层与导体层至露出栅介电层以形成一开口，再移除第一罩幕层与第一高分子层。然后，于开口中形成一介电层，再移除牺牲层以暴露停止层。其后，于基底上形成一第二罩幕层以暴露存储单元数组区，再于第二罩幕层与介电层上形成一第二高分子层。之后，以第二高分子层为蚀刻罩幕，移除部分停止层与导体层至露出栅介电层，再移除第二罩幕层与第二高分子层。此后，于基底上形成一第三罩幕层以定义出周边图案区的图案，再以第三罩幕层为蚀刻罩幕，移除部分停止层与导体层至露出栅介电层，以于基底上形成复数条字符线以及与字符线个别电性连接的复数条周边电路线，再移除第三罩幕层与介电层。
而且，于上述较佳实施例中，本发明亦可以于微影蚀刻工艺中仅蚀刻至露出导体层的表面为止，最后再以停止层为罩幕，一次定义所有的导体层以定义出字符线以及连接字符线的周边电路图案(周边电路线)。
尚且，于上述较佳实施例中，其中第二罩幕层重叠覆盖于存储单元数组区的边缘区域。此外，于上述较佳实施例中，此些周边电路线以间隔交错排列的方式个别连接于此些字符线的两端。
由上述可知，由于本发明在间距缩小工艺中形成罩幕层以重叠覆盖于存储单元数组的边缘区域，因此能够于接续的蚀刻工艺中保留被覆盖部分的导体层，以确保后续形成的周边电路区图案(周边电路线)能够与存储单元数组区的字符线电性连接。
而且，由于周边电路区的图案以间隔交错排列的方式连接于字符线的两端，因此，在形成周边电路区的图案的步骤中，即使是使用现行一般的曝光工艺，亦能够在存储单元数组区的线宽与线距缩小的情况下，顺利的形成与此线宽与线距缩小的存储单元数组区电性连接的周边电路区图案。
图1A至图1J所绘示为本发明较佳实施例的一种于间距缩小工艺中整合存储单元数组区与周边电路区的制造流程的上视图。
图2A至图2J所绘示为本发明较佳实施例的一种于间距缩小工艺中整合存储单元数组区与周边电路区的制造流程的剖面图。
附图标号说明100基底102栅介电层104、104a、104b、104c导体层114介电层106、106a、106b、106c停止层108、108a牺牲层110、116、122罩幕层112、118高分子层 113、120开口
具体实施例方式
图1A至图1J所绘示为本发明较佳实施例的一种于间距缩小工艺中整合存储单元数组区与周边电路区的制造流程的上视图，图2A至图2J所绘示为本发明较佳实施例的一种于间距缩小工艺中整合存储单元数组区与周边电路区的制造流程的剖面图。其中图2A至图2J所绘示为图1A至图1J的结构沿着I-I切线的剖面图。
首先，请同时参照图1A与图2A，提供一基底100，其中于基底100上依序形成有栅介电层102、导体层104、停止层106、牺牲层108以及图案化的罩幕层110。其中栅介电层102的材质例如是氧化硅，导体层104例如是用以于后续步骤形成存储单元数组的栅极，其材质例如是多晶硅或是多晶硅与硅化钨的复合层。停止层106的材质例如是氧化硅或是氮化硅，而牺牲层108的材质例如是多晶硅，且罩幕层110的材质例如是光阻材料。
接着，请同时参照图1B与图2B，在图案化的罩幕层110上形成一层高分子层112，其中形成此高分子层112的方法例如是化学气相沉积法，并且此高分子层112略共形于图案化的罩幕层110。
接着，请同时参照图1C与图2C，以高分子层112为罩幕，进行蚀刻工艺以去除部分的牺牲层108、停止层106与导体层104，以形成牺牲层108a、停止层106a、导体层104a与条状的开口113，然后将高分子层112移除。
接着，请同时参照图1D与图2D，于开口113中形成介电层114，其中介电层114的材质例如是氧化硅、氮化硅、有机化合物薄膜例如是由光阻材料或是底层抗反射材料所形成等，其形成的方法例如是依照所使用材质的不同，以旋转涂布法或是化学气相沉积法而形成，于开口113中与牺牲层108a上形成一介电材料层(未图标)，接着再去除开口113之外的介电材料层以形成介电层114。而且，其中所使用的介电层114较佳为使用与牺牲层108a、停止层106a与介电层104a具有高蚀刻选择比的材质。尚且，牺牲层108a较佳为使用与停止层106a具有高蚀刻选择比的材质。
如图1A至图1D所示，其中形成于存储单元数组外侧的介电层114于设计上具有较宽的宽度，而此处将存储单元数组外侧的介电层114设计的较宽的原因，在于使后续形成罩幕层的工艺具有较大的裕度(详细后述)。
接着，请同时参照图1E与图2E，去除牺牲层108a至露出停止层106a为止，其中去除牺牲层108a的方法例如使用对牺牲层108a与停止层106a具有高蚀刻选择比的蚀刻液，以湿式蚀刻法将牺牲层108a蚀刻去除。
接着，请参照图1F与图2F，于基底100上形成罩幕层116(未图标于图2F中)，其中罩幕层116的材质例如是光阻材料。而且，如图1F所示，其中此罩幕层116(如图1F所示的较粗框线)重叠覆盖于存储单元数组的边缘区域，亦即是覆盖于条状的介电层114的两端，并沿着介电层114长方向的走向，部分重叠覆盖于存储单元数组区外侧的介电层114上。
接着，请同时参照图1G与图2G，在罩幕层116与介电层114上形成一层高分子层118，其中形成此高分子层118的方法例如是化学气相沉积法，并且此高分子层118略共形于罩幕层116与介电层114。
接着，请同时参照图1H与图2H，以高分子层118为罩幕，进行蚀刻工艺以去除部分的停止层106a与导体层104a，以形成停止层106b、导体层104b与条状的开口120。然后再去除高分子层118。
如图1F至图1H所示，由于在图1F所形成的罩幕层116重叠覆盖于存储单元数组的边缘区域(亦即是包括预定形成字符线的两端)，因此，可以在图1G与图1H的蚀刻工艺中保留罩幕层116重叠覆盖部分下方的导体层104a不被蚀刻，而得以确保后续形成的周边电路区能够与存储单元数组区的字符线电性连接。而且，由于位于存储单元数组区外侧的介电层114具有较宽的宽度，因此，罩幕层116将能够较容易沿着介电层114长方向的走向，部分覆盖位于存储单元数组区外侧的介电层114上，以确保存储单元数组区之外的导电层能够于后续的工艺中完全清除。
接着，请同时参照图1I与图2I，于基底100上形成图案化的罩幕层122(如图1I的较粗框线所示)，用以定义此存储单元数组区的字符线与周边电路区的连接图案(周边电路线)。其中此罩幕层122的材质例如是光阻材料。
接着，请同时参照图1J与图2J，以罩幕层122为罩幕，移除罩幕层122之外的停止层106b、导体层104b以于基底100上形成停止层106c与导体层104c，亦即是在基底100上形成字符线与连接字符线的周边电路线。值得注意的是，由上述图1I的罩幕层122图案与图1J的停止层106c图案可知，由于周边电路线以间隔交错排列的方式个别连接于字符线的两端，因此，在形成周边电路区的图案的步骤中，即使是使用现行的曝光工艺，亦能够在存储单元数组区的线宽与线距缩小的情况下顺利的形成周边电路区图案。
而且，于上述本发明较佳实施例中，其中于图1C、图2C以及图1H、图2H的步骤中，于微影蚀刻工艺中移除部分的导体层104(104a)，然而本发明并不限定于此，本发明也可以于图1A至图1I的微影蚀刻工艺中，仅蚀刻至露出导体层104的表面为止，亦即是不对导体层104进行蚀刻，接着于图1J的步骤中，先以罩幕层122为罩幕定义停止层106c至露出导体层104表面为止，然后于去除介电层114之后，再以停止层106c为罩幕以定义出字符线以及连接字符线的周边电路线。
尚且，于上述较佳实施例中，于图1J与图2J中的停止层106c未移除，然而亦可以将图1J与图2J中的停止层106c移除。
综上所述，本发明至少具有下述的优点1.于本发明较佳实施例中，由于本发明在间距缩小工艺中形成第二次的高分子层118之前，形成罩幕层116以重叠覆盖于存储单元数组的边缘区域，因此能够于接续的蚀刻工艺中保留被覆盖部分下方的导体层104a以确保后续形成的周边电路区图案(周边电路线)能够与存储单元数组区的字符线电性连接。
2.于本发明较佳实施例中，由于周边电路区图案(周边电路线)以间隔交错的方式连接于字符线的两端，因此，在形成周边电路区的图案的步骤中，即使是使用现行的曝光工艺，亦能够在存储单元数组区的线宽与线距缩小的情况下，顺利的形成与此线宽与线距缩小的存储单元数组区电性连接的周边电路区图案。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作些许之更动与润饰，因此本发明的保护范围当视权利要求所界定为准。
权利要求
1.一种于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于包括下列步骤提供一基底，其中于该基底上已依序形成一栅介电层、一导体层、一停止层、一牺牲层与图案化的一第一罩幕层；于该第一罩幕层上形成一第一高分子层；以该第一高分子层为蚀刻罩幕，移除部分该牺牲层、该停止层与该导体层至露出该栅介电层以形成一开口；移除该第一罩幕层与该第一高分子层；于该开口中形成一介电层；移除该牺牲层以暴露该停止层；于该基底上形成一第二罩幕层以暴露该存储单元数组区；于该第二罩幕层与该介电层上形成一第二高分子层；以该第二高分子层为蚀刻罩幕，移除部分该停止层与该导体层至露出该栅介电层；移除该第二罩幕层与该第二高分子层；于该基底上形成一第三罩幕层以定义出该周边图案区的图案；以该第三罩幕层为蚀刻罩幕，移除部分该停止层与该导体层至露出该栅介电层，以于该基底上形成复数条字符线以及与该些字符线个别电性连接的复数条周边电路线；以及移除该第三罩幕层与该介电层。
2.如权利要求1所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该第二罩幕层重叠覆盖于该存储单元数组区的边缘区域。
3.如权利要求1所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该些周边电路线以间隔交错排列的方式个别连接于该些字符线的两端。
4.如权利要求1所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该牺牲层与该停止层具有不同的蚀刻选择比。
5.如权利要求4所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该停止层的材质包括氧化硅或是氮化硅。
6.如权利要求1所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该介电层与该牺牲层、该停止层以及该导体层具有不同的蚀刻选择比。
7.如权利要求6所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该介电层的材质包括氧化硅、氮化硅或是有机化合物薄膜。
8.如权利要求1所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该导体层包括多晶硅层或是由多晶硅与硅化钨所组成的复合层。
9.一种于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于包括下列步骤提供一基底，其中于该基底上已依序形成一栅介电层、一导体层、一停止层、一牺牲层与图案化的一第一罩幕层；于该第一罩幕层上形成一第一高分子层；以该第一高分子层为蚀刻罩幕，移除部分该牺牲层与该停止层至露出该导体层以形成一开口；移除该第一罩幕层与该第一高分子层；于该开口中形成一介电层；移除该牺牲层以暴露该停止层；于该基底上形成一第二罩幕层以暴露该存储单元数组区；于该第二罩幕层与该介电层上形成一第二高分子层；以该第二高分子层为蚀刻罩幕，移除部分该停止层以暴露出该导体层；移除该第二罩幕层与该第二高分子层；于该基底上形成一第三罩幕层以定义出该周边图案区的图案；以该第三罩幕层为蚀刻罩幕，移除部分该停止层以暴露出该导体层；移除该第三罩幕层与该介电层；以及以剩余的该停止层为罩幕，移除部分该导体层以暴露该栅介电层，以于该基底上形成复数条字符线以及与该些字符线个别电性连接的复数条周边电路线。
10.如权利要求9所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该第二罩幕层重叠覆盖于该存储单元数组区的边缘区域。
11.如权利要求9所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该些周边电路线以间隔交错排列的方式个别连接于该些字符线的两端。
12.如权利要求9所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该牺牲层与该停止层具有不同的蚀刻选择比。
13.如权利要求12所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该停止层的材质包括氧化硅或是氮化硅。
14.如权利要求9所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该介电层与该牺牲层、该停止层以及该导体层具有不同的蚀刻选择比。
15.如权利要求14所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该介电层的材质包括氧化硅、氮化硅或是有机化合物薄膜。
16.如权利要求9所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该导体层包括多晶硅层或是由多晶硅与硅化钨所组成的复合层。
全文摘要
一种于间距缩小工艺中整合存储单元数组区与周边电路区的方法，此方法于间距缩小工艺中的第二次形成高分子层的步骤之前，形成罩幕层以覆盖基底并暴露出存储单元数组区，并且，此罩幕层重叠覆盖于存储单元数组区的边缘区域上，使得此存储单元数组区被罩幕层覆盖区域下方的导体层能够通过此罩幕层的遮蔽而不被蚀刻，因而能够于后续的工艺中使存储单元数组区与周边电路区确实的电性连接。
文档编号H01L21/70GK1534757SQ0312123
公开日2004年10月6日 申请日期2003年3月28日 优先权日2003年3月28日
发明者陈建维 申请人:旺宏电子股份有限公司