专利名称：用于多芯片模块的晶粒的静电放电防护的制作方法
技术领域：
一实施例关于集成电路装置(“1C”)。更特别地，该实施例关于用于多芯片模块的集成电路的静电放电防护(“ESD”)。
背景技术：
可程序逻辑装置(“PLD”)是可被程序化以执行特定逻辑功能的熟知集成电路类型。一可程序逻辑装置类型，即该场可程序门阵列(“FPGA”)，典型地包含一可程序单元数组。这些可程序单元可包含例如输出入方块(“Ι0Β”)、可组态逻辑方块(“CLB”)、专用随机存取内存方块(“BRAM”)、乘法器、数字讯号处理方块(“DSP”)、处理器、时钟管理器、延迟锁定回路(“DLL”)等等。如同在此所使用地，”include”及”including”代表包含而非 限制。每一个可程序单元典型地包含可程序互连及可程序逻辑电路两者。该可程序互连电路典型地包含由可程序连接点(“PIP”)所互相连接的各种长度的大量互连。该可程序逻辑电路使用包含例如函数产生器、缓存器、算术逻辑电路等等可程序构件来配置一用户设计逻辑。该些可程序互连及可程序逻辑电路典型地是藉由将一组态数据串流加载定义着如何架构该些可程序构件的内部组态内存单元中进行程序化。该组态数据可由一外部装置自内存(例如，自一外部可程序只读存储器)中读取或写入该场可程序门阵列中。个别内存单元的全体状态接着决定该场可程序门阵列的功能。另一可程序逻辑装置类型是该复杂可程序逻辑装置或CPLD。一复杂可程序逻辑装置包含由一互连切换矩阵连接在一起并连接至输出入(“I/o”)资源的二或更多”函数方块”。该复杂可程序逻辑装置的每一个函数方块包含类似在可程序逻辑数组(“PLA”)及可程序数组逻辑(“PAL”)装置中所使用那些的一二阶与门/或门结构。在复杂可程序逻辑装置中，组态数据典型地是储存于非挥发性内存内的芯片上。在一些复杂可程序逻辑装置中，组态数据储存于非挥发性内存内的芯片上，接着下载至挥发性内存做为一初始组态(程序化)序列的一部分。对于所有这些可程序逻辑装置(“PLD”)而言，该装置的功能是受到基于那个目的而提供至该装置的数据位所控制。该些数据位可被储存于挥发性内存(例如，如在场可程序门阵列及一些复杂可程序逻辑装置中的静态内存单元)、非挥发性内存(例如，如在一些复杂可程序逻辑装置中的闪存)或任何其它类型的内存单元中。其它可程序逻辑装置是藉由施加例如一金属层的处理层来进行程序化，其可程化地互相连接该装置上的各种构件。这些可程序逻辑装置是熟知的光罩可程序装置。可程序逻辑装置也可以例如使用熔合或抗熔合技术的其它方式来配置的。该些用语” PLD”及”可程序逻辑装置”包含但不限于这些示范性装置，且包括只可部分程序化的装置。例如，一可程序逻辑装置类型包含硬编码晶体管逻辑电路及可程序化地互相连接该硬编码晶体管逻辑电路的可程序切换结构的结合。
可程序逻辑装置以及其它类型的集成电路可与其它类型的集成电路相结合以形成一多芯片模 块(“MCM”)。在封装一多芯片模块的最后阶段之前，例如一可程序逻辑装置晶粒或一内存晶粒的个别半导体晶粒(“die”)或集成电路可具有接脚、微凸块、球状体或其它外部接触件。在一些范例中，这些露出的接触件是使用于互相连接二晶粒以形成一多芯片模块，因而在封装一多芯片模块后，这类前述外部接触件形成该多芯片模块中未被露出的内部节点。在组合一多芯片模块期间，这类露出的接触件也许是曝露于静电放电(“ESD”)中。据此，提供一多芯片模块内所使用晶粒的一些露出接触件免受静电放电危害的防护机构会是受到期待且有用的。
发明内容
一或更多实施例大体上关于集成电路装置(“1C”)，且更特别地，关于用于多芯片模块的集成电路的静电放电防护。一实施例大体上关于用于多芯片模块的一晶粒。一接触件可在该晶粒形成后及该多芯片模块组合前具有一外露表面。该接触件是用于该多芯片模块的晶粒间互连。该接触件是在该多芯片模块组合后用于该多芯片模块的内部节点。一驱动电路可耦接至该接触件并具有一第一输入阻抗。一放电电路可耦接至该接触件以提供该驱动电路的静电放电防护并具有与第一放电路径有关的第一顺向偏压阻抗。该第一顺向偏压阻抗可为该第一输入阻抗的分数。在本实施例中，该第一输入阻抗对该第一顺向偏压阻抗的第一比值可至少大约4比I以提供该静电放电防护。该放电电路可具有与一第二放电路径有关的第二顺向偏压阻抗，且该第一输入阻抗对该第二顺向偏压阻抗的第二比值可至少大约4比I以提供该静电放电防护。该驱动电路可为一输入驱动器或一输出驱动器。该驱动电路可包含在连接至该接触件的节点处彼此间互相耦接的一输入驱动器及一输出驱动器；该输入驱动电路可具有该第一输入阻抗；该输出驱动器可具有一第二输入阻抗；该第一输入阻抗对该第一顺向偏压阻抗的第一比值可至少大约4比I以提供该输入驱动器的静电放电防护；且该第二输入阻抗对该第一顺向偏压阻抗的第二比值可至少大约4比I以提供该输出驱动器的静电放电防护。在本实施例中，该放电电路可具有与一第二放电路径有关的第二顺向偏压阻抗；该第一输入阻抗对该第二顺向偏压阻抗的第三比值可至少大约4比I以提供该输入驱动器的静电放电防护；及该第二输入阻抗对该第二顺向偏压阻抗的第四比值可至少大约4比I以提供该输出驱动器的静电放电防护。该驱动电路的静电放电防护可用于一 100伏特人体模型。该第一放电路径及该第二放电路径可分别接电源及接地。该输入驱动器可为一多任务器；且该输出驱动器可为一输出缓冲器。本实施例可进一步包含具有另一接触件的另一晶粒、附接该晶粒及该另一晶粒的基板，其中，该接触件及该另一接触件彼此间可透过该基板的导体互相耦接以在组合该多芯片模块后提供一内部节点；该另一晶粒的输出驱动器可被耦接至该另一接触件，其中，该输出驱动器可具有一第三输入阻抗；该第二晶粒的另一放电电路可被耦接至该另一接触件以提供另一静电放电防护；其中，该另一放电电路可具有一第三顺向偏压阻抗；且其中，该第三顺向偏压阻抗可为该第三输入阻抗的分数。另一实施例大体上有关一多芯片模块。在这类实施例中，一第一晶粒可具有一第一接触件，且一第二晶粒可具有一第二接触件。该第一晶粒及该第二晶粒可被附接至一基板。该第一接触件及该第二接触件彼此间可透过该基板的导体互相耦接以在该多芯片模块组合后提供一内部节点。该第一晶粒的输入驱动器可被耦接至该第一接触件，且该第二晶粒的输出驱动器可被耦接至该第二接触件。该输入驱动电路可具有一第一输入阻抗，且该输出驱动器可具有一第二输入阻抗。该第一晶粒的第一放电电路可被稱接至该第一接触件以提供第一静电放电防护，且该第二晶粒的第二放电电路可被耦接至该第二接触件以提供第二静电放电防护。该第一放电电路可具有一第一顺向偏压阻抗，且该第二放电电路可具有一第二顺向偏压阻抗。该第一顺向偏压阻抗可为该第一输入阻抗的分数，且该第二顺向偏压阻抗可为该第二输入阻抗的分数。在本实施例中，该第一输入阻抗对该第一顺向偏压阻抗的第一比值可至少大约4比I以提供该第一静电放电防护，且该第二输入阻抗对该第二顺向偏压阻抗的第二比值可 至少大约4比I以提供该第二静电放电防护。该基板可选自一迭合基板、一沉积基板及一陶瓷基板所构成的族群中。该导体可使用该基板中的下表面层级导线来部分形成的。该第一静电放电防护可用于一 100伏特人体模型,且该第一顺向偏压阻抗范围可大约10至20奥姆。该第二静电放电防护可用于一 100伏特人体模型，且该第二顺向偏压阻抗范围可大约10至20奥姆。该基板可选自一整合式中介层及一非整合式中介层所构成的族群中。该第一晶粒及该第二晶粒可透过该基板来附接，以在该多芯片模块组合后提供一垂直芯片堆栈封装。该第一晶粒及该第二晶粒可透过该基板来附接，以在该多芯片模块组合后提供一水平芯片封装。又一实施例可为一种提供一多芯片模块的方法。在这类实施例中，一第一晶粒可利用一第一接触件耦接至一输入驱动器及一第一放电电路而得。一第二晶粒可利用一第二接触件耦接至一输出驱动器及一第二放电电路而得。该输入驱动电路可具有一第一输入阻抗，且该输出驱动器可具有一第二输入阻抗。该第一晶粒的第一放电电路可被耦接至该第一接触件以提供该输入驱动器的静电放电防护。该第二晶粒的第二放电电路可被耦接至该第二接触件以提供该输出驱动器的静电放电防护。该第一放电电路可具有一第一顺向偏压阻抗，且该第二放电电路可具有一第二顺向偏压阻抗。该第一接触件及该第二接触件可互连。该多芯片模块可被封装。该第一接触件、该第二接触件、及该第一接触件及该第二接触件间的互连可在该多芯片模块封装后完全被隐藏。该第一顺向偏压阻抗可为该第一输入阻抗的分数，且该第二顺向偏压阻抗可为该第二输入阻抗的分数。在本实施例中，该第一输入阻抗对该第一顺向偏压阻抗的第一比值可至少大约4比1，且该第二输入阻抗对该第二顺向偏压阻抗的第二比值可至少大约4比1，其中，用于该输入驱动器及该输出驱动器的静电放电防护可为一 100伏特人体模型。在一进一步实施例中，一种方法可包括在该晶粒形成后及该多芯片模块组合前提供具有一外露表面的接触件，其中，该接触件可用于该多芯片模块的晶粒间互连，且该接触件可为该多芯片模块组合后的多芯片模块的内部节点。该方法可进一步包括耦接一驱动电路至该接触件，其中，该驱动电路具有一第一输入阻抗；并同时可包括耦接一放电电路至该接触件，其中，该放电电路是用于该驱动电路的静电放电防护。该放电电路可具有与第一放电路径有关的第一顺向偏压阻抗，且该第一顺向偏压阻抗可为该第一输入阻抗的分数。在本实施例中，该第一输入阻抗对该第一顺向偏压阻抗的第一比值可至少大约4比I以提供该第一静电放电防护。该放电电路可具有与第二放电路径有关的第二顺向偏压阻抗；及该第一输入阻抗对该第二顺向偏压阻抗的第二比值可至少大约4比I以提供该静电放电防护。该驱动电路可包含在连接至该接触件的节点处彼此间互相耦接的一输入驱动器及一输出驱动器；该输入驱动电路可具有该第一输入阻抗；该输出驱动器可具有一第二输入阻抗；该第一输入阻抗对该第一顺向偏压阻抗的第一比值可至少大约4比I以提供该输入驱动器的静电放电防护；及该第二输入阻抗对该第一顺向偏压阻抗的第二比值可至少大约4比I以提供该输出驱动器的静电放电防护。该放电电路可具有与第二放电路径有关的第二顺向偏压阻抗；该第一输入阻抗对该第二顺向偏压阻抗的第三比值可至少大约4比I以提供该输入驱动器的静电放电防护；及该第二输入阻抗对该第二顺向偏压阻抗的第四比值可至少大约4比I以提供该输出驱动器的静电放电防护。
附图显示示范性实施例；然而，该些附图不应用于将本发明限制至所示实施例，而只是用于说明及了解。第I图是说明配置一或更多观点的纵列场可程序门阵列(“FPGA”)架构的示范性实施例的简化方块图。第2A图是说明一处理中多芯片模块(“MCM”)示范性实施例的剖面图。第2B图是在组合及封装第2A图的多芯片模块后的第2A图剖面图。第3A图是说明一处理中多芯片模块示范性实施例的剖面图。第3B图是在组合及封装第3A图的多芯片模块后的第3A图剖面图。第4A图是说明具有透过一导线耦接至另一个的晶粒的多芯片模块示范性实施例的方块/电路图。第4B图是说明用于频率耦接的第4A图多芯片模块示范性实施例的方块/电路图。第5A图是说明增加静电放电电路的第4A图示范性实施例的方块/电路图。第5B图是说明透过一导线以连通一频率讯号或与一可程序资源应用的组态数据进行通讯的第4A、4B及5A图多芯片模块示范性实施例的方块/电路图。第6图是说明一多芯片模块组合流程的示范性实施例流程图。
具体实施例方式在下列说明中，许多特定细节被提出以提供本发明特定实施例的更彻底说明。然而，一熟知此项技术的人士应明白到可不具有以下给予的全部特定细节而实行本发明。在其它范例中，未详述熟知特征但未使本发明难理解。为了说明容易，同编号标示被使用于不同图形中的相同项目；然而，在替代性实施例中，该些项目可以不同。如上所述，先进场可程序门阵列可包含该数组中一些不同类型的可程序逻辑方块。例如，第I图说明包含大量不同可程序单元的场可程序门阵列架构100，不同可程序单元包含多个千兆位收发器(“MGT”)101、可组态逻辑方块(“CLB”)102、随机存取内存方块(“BRAM”)103、输出入方块(“ΙΟΒ”)104、组态及频率逻辑(“CONFIG/CLOCKS”)105、数字讯号处理方块(DSP) 106、专门输出入方块(I/O) 107 (例如，组态埠及频率端口)、及例如数字式频率管理器、模拟至数字转换器、统监视逻辑电路等等的其它可程序逻辑电路108。一些场可程序门阵列也包含专用处理器方块(“PR0C”)110。在一些场可程序门阵列中，每一个可程序单元包含一可程序互连构件(“INT”)111，具有来回于每一个相邻单元中的相对应互连构件的标准化连接。因此，放在一起的可程序互连构件配置所示场可程序门阵列的可程序互连结构。该可程序互连构件111也包含来回于相同单元内的可程序逻辑构件的连接，如同第I图顶部处所含范例所显示者。例如，一可组态逻辑方块102可含可被程序化以配置用户逻辑加单一可程序互连构件(“INT”)111的可组态逻辑构件(“CLE”)112。一随机存取内存方块103除了一或·更多可程序互连构件外，还可包含一随机存取内存方块逻辑构件(“BRL”)113。典型地，一单元内所含互连构件数视该单元高度而定。在所示实施例中，一随机存取内存方块单元具有与五个可组态逻辑方块相同的高度，但是其它数量(例如，四个)也可被使用。一数字讯号处理方块单元106除了适量可程序互连构件外，还可包含一数字讯号处理方块逻辑构件(“DSPL”)114。一输出入方块104除了该可程序内连构件111例子外，还可包含例如输出入逻辑构件(“I0L”)115的二个例子。如那些熟知此项技术的人士所清楚明白地，例如连接至该输出入逻辑构件115的实际输出入垫片典型地并不限于该输出入逻辑构件115区域。在所示实施例中，靠近该晶粒(第I图所示)中心的水平区域被使用于组态、频率及其它控制逻辑。延伸自本行的垂直行被使用以将该些频率及组态讯号横布于该场可程序门阵列宽度。利用第I图所示架构的一些场可程序门阵列包含额外逻辑方块，其切断构成该场可程序门阵列一大部分的规则性纵列结构。该些额外逻辑方块可为可程序方块及/或专用逻辑电路。例如，处理器方块110跨越几列的可组态逻辑方块及随机存取内存方块。注意，第I图是只要说明一示范性场可程序门阵列架构。例如，一列中的逻辑方块量、该些列的相对宽度、列的数量及顺序、包含于该些列中的逻辑方块类型、该些逻辑方块的相对尺寸、及包含于第I图顶部的互连/逻辑配置完全是示范性。例如，在一实际场可程序门阵列中，大于一相邻列的可组态逻辑方块典型地被包含于任何该些可组态逻辑方块出现的地方，以促进用户逻辑的有效实施，但相邻可组态逻辑方块列的数量是随该场可程序门阵列的整体尺寸而变化。第2A图是说明一处理中多芯片模块(“MCM”)200的示范性实施例的剖面图。多芯片模块200包含晶粒201、晶粒202及基板203。基板203可以是已知迭合基板、沉积基板或陶瓷基板的任意者。进一步，任意其它适用于具有附接的晶粒201及202者亦可使用。晶粒201及202各者具有多个接触件，例如一般个别藉由球状体211及212所示。箭头213及214个别表示晶粒201及202是附接至基板203的导体。基板203可包含导线，例如贯硅通孔(“TSV”)导线215及216 ;晶粒-至-晶粒(“dtd”)微凸块及诸如导线217或任何其它可以沟通讯号的导线。导线215及216经由基板203个别垂直延伸至球状体211及212。在此示范性实施例中，导线217可以由选用的分离的垂直接触件217A及217B所形成，该等垂直接触件是连接至一般水平迹线218，其可以是，如所示，基板203的表面层迹线或次表面层迹线。在此示范性实施例，例如球状体或类球状体211及212可以是所知的微凸块(“m-bumps”)，并且球状体211及212可以是，例如，所知的”C4”球状体。应理解用于MCM的其他形式互连接口可以被使用。球状体21IB及212B是个别附接至导线217的接触件217A及217B。球状体211A及212A是个别附接至导线215及216。第2B图是第2A图在组合及封装多芯片模块200后的剖面图。同时参考至第2A图及第2B图，多芯片模块200被进一步说明。应理解多芯片模块200是一水平芯片封装。换言之，晶粒201及202 —般虽不必然互相邻接但是彼此水平沉积于多芯片模块200中。遮盖物230可用以防护晶粒201及202及其至基板203的附接。多芯片模块200中的球状体211B及212B以及导线217形成一般藉由虚线盒表示的内部节点240。然而球状体211及212在封装多芯片模块200后是曝露于外部环境。因此，应了解到在封装后，球状体221及222易受静电放电(“ESD”)所影响，相对地，封装后的内部节点大体上是隔离于静电放电。然而，在组合期间，如同大体上第2A图所示地，球状体211B及212B及球状体211A及212A易受静电放电所影响。然而,与球状体211A及212A有关的晶粒201及晶粒202中的电路可以用于有效地曝露至可行外部静电放电电流传导的接触件的传统静电放电电路来防护。应了解到，内部dtd互连可以微凸块来形成并互连导线，且接至外部印刷电路板互连的多芯片模块晶粒可例如以微凸块、直通硅晶穿孔及C4球状体形成的。 第3A图是说明一处理中多芯片模块300的示范性实施例的剖面图。多芯片模块300包含晶粒201、晶粒202、基板301及基板302。在本示范性实施例中，有时称的为一中介层的基板301是位于晶粒201及晶粒202之间。在本实施例中，该中介层301是一被动中介层；然而，中介层301可选择一主动中介层，即具有使用中介层301做为用于这类晶体管形成的基板而形成的一或更多晶体管。因此，选择性地，一晶粒间耦接可用于一晶粒间垂直堆栈，其中，一中介层301有效地被建立成或直接附接，即”整合”至例如大体上晶粒202的选择性方块355所示晶粒的基板以更直接互连dtd接触件。在这类选择中，晶粒202中的贯穿导通孔(未显示)可被使用以形成互连。然而，基于简洁目的，假设一非整合或独立一或更多导电层迭合基板被使用于中介层301。基板301包含以类似前述第2A图导线217方式来形成的导线304及305。基板302包含导线306至308。导线306可以类似参考第2A图所述导线217方式来形成，且导线307及308可以类似于导线215及216方式来形成，其中，导线307及308大体上垂直延伸至基板302以分别提供接至球状体221及222的接触件。如大体上箭头313所示地，晶粒201是附接至基板301。如大体上箭头314所示地，晶粒301是放置于上方并可附接或接触晶粒302。未显示的导电膏可被使用于一些实施例中以附接基板301至晶粒202。箭头315大体上指示晶粒202是附接至基板302。第3B图是第3A图在组合及封装多芯片模块300后的剖面图。在该多芯片模块300示范性实施例中，一垂直芯片堆栈封装多芯片模块被图标性地描述。一遮盖物312可被使用晶粒201、晶粒202、中介层301、一部分基板302及打线310和311与球状体211和212的环境保护。同时参考至第3A图及第3B图，多芯片模块300被进一步说明。
打线310可被使用以连接导线304至导线307。打线311可被使用以连接导线305至导线306。导线307是连接至球状体221。球状体212A是透过导线308耦接至球状体222。球状体21IA是连接至线304。球状体21IB是连接至线305。打线311被使用以连接导线305至导线306。球状体212B是连接至导线306。因此，应了解到，多芯片模块300的内部节点305是由球状体211B和212B、导线305和306及打线311所形成。甚至，球状体211A是透过导线304、接线310及导线307耦接至球状体211。在包含放置一遮盖物312以保护多芯片模块300的一些组件的封装后，球状体211A、212A、221及222是有效地曝露于可能静电放电中，而球状体211B及212B在封装后并未曝露于静电放电中。然而，球状体211B及212B在多芯片模块300组合期间被曝露于可能静电放电中。即使参考至第2B图及第3B图而在此使用遮盖物230及312的范例，但应了解到可使用其它封装一多芯片模块方式，包含利用一密封材料进行部分或全部密封。应了解到可使用一水平芯片封装或一垂直芯片堆栈封装。应进一步了解到，用于连接至例如球状体221和222的外部球状体的接触件及例如球状体21IA和212A的 大体上直接互连至其上的球状体的静电放电防护可与传统静电放电防护有关，其中，虽未示于上述图形中，但这类静电放电防护是内嵌于晶粒201和202中。这类静电放电防护大体上是保护对抗可能偏激静电放电，其倾向于超过1000伏特。然而，为了使用多芯片模块的传统外部静电放电防护，内部节点会显著地损失执行效率并耗费晶粒面积。过去，晶粒201及202可形成为单一晶粒，而非二独立晶粒，其中，在本实施例中，如大体上球状体211B和212B所示般的内部节点并未在组合处理期间曝露于静电放电中。换言之，这类内部节点会位在一晶圆上的晶粒内，因而受到保护。然而，因为使用多晶粒，内部节点也许会在组合期间露出以提供互连。若不是将传统外部静电放电防护处理置于与这类内部节点有关的球状体上，这类静电放电防护是如在此所述般地降低。由于在一更加受到控制的环境内组合多芯片模块200及300之故，一降低的静电放电防护位准可被使用。在本示范性实施例中，一 100伏特人体模型(“HBM”)被使用于这类静电放电防护。更进一步，这类静电放电防护足以驱使静电放电相关电流进入静电放电构件中，即如下所额外详述的二极管，其中，这类放电路径的电阻是显著地小于讯号路径的电阻。换言之，静电放电路径电阻被表示为相关讯号路径电阻值的分数。应了解到，多芯片内部节点的静电放电防护实际上是小于外部节点的传统静电放电防护，因而这类低位准静电放电防护比传统静电放电防护较不会影响到执行效率及晶粒面积。第4A图是说明具有透过一导线401耦接至晶粒202的晶粒201的多芯片模块400的示范性实施例方块/电路图。多晶粒模块400的导线401可被使用于进行晶粒201及202间的数据通讯。导线401可为一实际长线，传统上称的为”超长线”。超长线401可被形成为dtd互连，即例如连接在微凸块21IB和微凸块212B两端的导线401。导线401透过球状体21IB和212B连接至411和412。应了解到dtd接口节点411和412是用于内部多芯片模块耦接，因而与传统输出入有差别，后面用语大体上是认为用于驱动电路板线路并具有相当高静电放电免疫力的外部接口。因此，例如垫片类的dtd接口节点411和412是内部封装互连，其可连接至例如微凸块或其它类型的接触件互连的球状体211B和212B。据此，球状体211B和212B分别与dtd接口节点411和412相关。晶粒201的多任务器414的一输入端可被稱接至dtd接口节点411。更进一步，晶粒201的反相器415的一输出端可被稱接至dtd接口节点411。同样地，晶粒202的多任务器424的一输入端可被耦接至dtd接口节点412，且晶粒202的反相器425的一输出端可被耦接至dtd接口节点412。应了解到，反相器415和425是为输出驱动器形式。即使输出驱动器被图标为反相器，但应了解到例如多任务器或缓冲器类的其它输出驱动器类型可被使用。更进一步，应了解到多任务器414和424被图标为输入驱动器。然而，应了解到例如反相器或缓冲器类的其它输入驱动器类型可被使用。第4B图是说明用于频率耦接的多芯片模块400的示范性实施例方块/电路图。甚至，即使频率耦接是参考第4B图来说明，但第4B图所图示的耦接可同样使用于例如一可程 序逻辑装置或具有可程序资源的其它集成电路类内文中的组态数据传输。在第4B图中，晶粒201包含η型晶体管434、反相器435及dtd接口节点436，而晶粒202包含η型晶体管444、反相器445及dtd界面节点446。可为第2B图基板203或第3B图中介层301上一表面或下表面线的导线402被使用以透过例如微凸块或其它类型的封装互连451和452的球状体将dtd接口节点436和446互相耦接至彼此。η型晶体管434的闸极是耦接至dtd界面节点436，且反相器435的输出端是耦接至dtd接口节点436。同样地，晶体管444的闸极是稱接至dtd界面节点446,且反相器445的输出端是耦接至dtd接口节点446。再次地，反相器被图标为输出驱动器；然而，其它电路类型可被使用于输出驱动器。更进一步，即使图示η型晶体管，应了解到P型晶体管可被使用于闸控式输入驱动器。第5Α图是说明增加静电放电电路的第4Α图示范性实施例的方块/电路图，如同下面所额外详述地。多芯片模块400包含球状体21IB和212Β，其是在晶粒201和202形成后且多芯片模块400组合前外露的接触件。应进一步了解到球状体211Β和212Β是透过一导线401提供多芯片模块400 — dtd互连。因此，在组合多芯片模块400后，球状体211B和212B及导线401是属于多芯片模块400的一 dtd内部节点。取代所述多任务器414和424，架构为通闸的η型晶体管，即晶粒201的晶体管501及晶粒202的晶体管502是基于简洁起见而被图示。晶体管501的源极/汲极节点被耦接至dtd界面节点411，且同样地，晶体管502的源极/汲极节点被耦接至dtd界面节点412。即使例如晶体管501及反相器415的结合可被视为一驱动电路，应了解到晶体管501是一输入驱动器，且反相器415是与数据方向、控制或透过dtd接口节点411来回于晶粒201的其它信息有关的输出驱动器。甚至，应了解到它并不需要具有耦接至dtd接口节点411的输入及输出两驱动器。例如，dtd接口节点411可为一输入节点，在本实施例中，只有一输入驱动器可被耦接至该输入节点，或节点411可为一输出节点，在本实施例中，只有一输出驱动器可被耦接至该输出节点。输入驱动器501具有大体上由输入电阻箭头511所示的输入电阻。更进一步，输出驱动器415具有大体上由输入电阻箭头512所示的输入电阻。换言之，输入及输出驱动器两者与输入阻抗有关。应了解到，与多任务器的晶体管501有关的寄生二极管526可以一顺向偏压方向耦接于dtd接口节点411及电源总线555之间。这类寄生二极管526在静电放电防护中可被计入，但是在此为了简洁目的而被忽略。一静电放电电路，即二极管521，是以一顺向偏压方向自dtd界面节点411耦接至电源总线555。换言之，二极管521的输入侧是耦接至dtd接口节点411，且二极管521的输出侧是耦接至电源总线555。静电放电电路522是由以一顺向偏压方向自dtd界面节点411串接至接地总线556的二极管523和524所形成。换言之，dtd接口节点411是耦接至二极管523的输入侧；二极管523的输出侧是耦接至二极管524的输入侧，且二极管524的输出侧是耦接至接地总线556。在本实施例中，静电放电电路525是提供耦接至dtd接口节点411的逆向偏压二极管。换言之，静电放电电路525的输入侧是耦接至接地总线556，且静电放电电路525的输出侧是耦接至dtd接口节点411。因此，应了解到，对于微凸块211B上的正静电放电电荷而言，静电放电电流是透过静电放电电路522耦接至接地总线556。若这类正电荷足以克服电源总线555上的正电荷，即顺向偏压二极管521，则这类静电放电电流是透过二极管521自dtd接口节点411传导至电源总线555。在电源总线555上的电压大体上为5伏特或更小且静电放电大体上大于5伏特时，二极管521可提供足以对抗正电荷的静电放电防护。即使更特别地，在此所述实施例可具有一 2伏特或更小电压的电源总线555。对于球状体211B上的负静电放电电荷 而言，静电放电电流可透过二极管525自dtd接口节点411传导至接地556。应了解到，球状体21IB是耦接至用于输入驱动器501及输出驱动器515静电放电防护的三静电放电电路。另外，二极管526可被考虑，但基于简洁目的而被忽略。静电放电电路521、522和525中每一个具有与其相关的顺向偏压阻抗。应了解至IJ，静电放电电路521、522和525中每一个的顺向偏压阻抗是相当低，使得静电放电电流不是被导引至接地556就是被导引至电源总线555。例如本实施例中二极管的专用静电放电装置所提供的这个低电阻性静电放电绕送路径是与一讯号路径的电阻相结合。换言之，若非试着除去dtd耦接口节点411的动作电路与例如一电阻器或电容器或其结合的耦接，与导线401有关的电阻及球状体211B和212B可充当静电放电防护的讯号路径电阻部分来使用。藉由使用讯号路径电阻以避免添加一电阻器或电容器或两者，其节省芯片面积并避免增加更多寄生电路至该讯号路径。换言之，例如，一设计者可使用一直通硅晶穿孔接口而不用考虑一静电放电路径超支。一旦这类设计者完成一电路设计，这类静电放电路径可被设计成为该动作电路路径阻抗的分数。即使一微凸块及中介层晶粒间接口范例被描述，应了解到可使用任何垫片接口。然而，用于100伏特人体模型的微凸块静电放电接口可被设定，其可等于一 50毫安电流脉冲持续50奈秒。一微凸块接口大体上可处理与100伏特人体模型有关的应力。换言之，没有额外静电放电旁通绕送路径的原有绕送路径资源可被配置于一讯号路径中。这类额外考虑的小绕送路径可为主讯号绕送路径的一小分数，且基于静电放电防护目的，这类旁通绕送路径可使一 50毫安-50奈秒脉冲偏离动作电路。静电放电电路521、522和525中每一个可具有一联结顺向偏压阻抗。基于简洁目的而举例说明并非是限制目的，其假设正规化本阻抗为一单位值。因此，例如，静电放电电路521的顺向偏压阻抗是为I。同样地，静电放电电路522及525的顺向偏压阻抗是分别为I。沿着那些线，输入阻抗511及输入阻抗512各自被正规化成为4的值。因此，在本例中，一静电放电电路的驱动电路对顺向偏压阻抗的输入阻抗比值是4比I ( “4 :1”)。本4 :I比值提供一 100伏特人体模型足够的静电放电防护，且大体上可驱使静电放电离开dtd接口构件而进入该静电放电网络。
然而，应了解到不一定需要在此所述的正确单位值。因此，例如静电放电电路521、522和525中任一 者或更多的顺向偏压阻抗可大于I的单位值，那么所提供的例如静电放电电路521、522和525的静电放电电路的最大阻抗的驱动电路对顺向偏压阻抗的输入阻抗比值至少大约4比I以提供一 100伏特人体模型足够的静电放电防护。换言之，输入阻抗511或512可大于4个单位，其在相对于与晶粒201及dtd接口节点411有关的各静电放电电路的最大顺向偏压阻抗的比值是5 :1、6 1或更大的那些例子中会增强静电放电防护。因此，静电放电电路的驱动电路对顺向偏压阻抗的每一个输入阻抗比值是至少大约4 1以提供一 100伏特人体模型的静电放电防护。应了解到例如大于100伏特但小于传统上1000伏特或更高静电放电防护的其它静电放电防护位准可被配置；然而，若控制制造设备至较低静电放电电压曝露位准，则这类额外静电放电防护并不需要，且相较于较不显眼的100伏特人体模型静电放电防护，对执行效率有不利影响。应了解到”制造设备”大体上意谓着晶粒彼此间互相附接或透过一基板、一中介层或雷同者互相耦接之处。更进一步，”制造设备”可包含一多芯片模块被密封、遮盖、或类似处理之处。晶粒202具有与晶粒201相同或类似电路及输入阻抗对顺向偏压阻抗比值。换言之，对于一顺向偏压方向的每一个输入阻抗对每一个静电放电电路路径而言，这类静电放电电路的驱动电路输入阻抗对顺向偏压阻抗比值是至少大约4 :1。因此，基于简洁目的而避免重复说明。然而，应了解到球状体211B和212B及导线401的结合具有一联结电阻。这类电阻可被使用以避免必须逆向安排电路尺寸以满足在此所述的比值。基于简洁目的而举例说明并非是限制目的，包含传统比较值的一些数值被提供。然而，应了解到可使用其它数值。在一些传统静电放电绕送路径中，静电放电路径的绕送路径电阻范围是大约I至3奥姆。一传统静电放电人体模型规格可为2千伏特。利用这些一般值，应了解到大约I. 5安培的静电放电电流可被放出。这类静电放电电流及静电放电路径电阻产生大约3至5伏特的静电放电电流电阻(“IR”)压降，其对于传统外部输出入接口而言大体上是一安全电压范围。然而，对于将静电放电曝露大体上限制于100伏特人体模型的制造设备而言，不论如何倘若这类静电放电顺向偏压阻抗是一讯号路径阻抗的分数，则一静电放电传导路径可高达大约10至20奥姆。再者，本分数是相对于一静电放电电路的驱动电路及顺向偏压阻抗的输入阻抗来描述成为至少大约4:1。对于具有50毫安静电放电电流的微凸块dtd界面而言，一电流电阻压降会大约O. 5至I伏特。这类电流电阻压降大体上是位于微凸块dtd接口的安全电压范围。据此，应了解到标示接至接地总线556或电源总线555中任一者或两者的静电放电路径的低电阻可以静电放电绕送路径的比值表示式来取代的。因此，可以没有例如大电阻器或电容器或其结合的高阻抗集总静电放电去耦合组件。持续上面数值范例，一电路设计者可设计与此相关的微凸块dtd接口及电路，不一定要考虑一静电放电路径的超支。因此，一旦这类电路设计被完成且所提供的静电放电路径是例如一驱动器输入阻抗的动作路径阻抗的分数，则这类微凸块dtd接口电路应受到充分保护。即使在此所提说明可被使用于任何垫片接口，一微凸块dtd接口配置对100伏特人体模型是有用的。一 100伏特人体模型大体上是等效于一 50毫安脉冲电流持续约50奈秒。因此，大体上，一微凸块dtd接口可使用它原有绕送路径资源而没有用于这类讯号路径的额外静电放电绕送路径来处理100伏特人体模型应力。换言之，二极管521、523、524和525大体上可以是相当地小以提供为主讯号绕送路径的一小分数的旁通绕送路径，其中，所提供的二极管523和524是串接。本旁通绕送路径足以使一 50毫安-50奈秒脉冲偏离例如输出入驱动器的动作电路，让这类动作电路免于与100伏特人体模型有关的静电放电。应进一步了解到，即使一直接点至点线路是图标于导线401，这类导线可以是平行多条导线，可以是一导线的弯曲或其它迂回绕送路径，或用于降低电阻的其它方式，或用于调整电阻或绕送路径的上述任一者的结合。这类电阻调整可被使用以影响该讯号路径比值，即提供在此其它地方所述的至少大约一 4:1比值，而不必改变晶粒设计。换言之，可增加讯号路径电阻，因而使静电放电电路电阻小到满足在此其它地方所述的至少大约此4 :1比值。因此，继续参考至上面数值范例，随着导线401的电阻增加，静电放电电路521、522和525的顺向偏压阻抗每一个可大约10至20奥姆而仍然具有在此其它地方所述的至少4 1比值，其中，假设球状体211B和212B的电阻可忽略。第5B图是说明透过一导线402以连通一频率讯号或与一可程序资源应用的组态数据进行通讯的多芯片模块400的示范性实施例方块/电路图。除了以前述η型晶体管434·取代η型晶体管501并添加一额外寄生二极管562外，晶粒201电路大体上是相同于第5Α图中晶粒201电路。寄生二极管562是以顺向偏压方向自接地总线556耦接至η型晶体管434的闸极。如此，除了考虑与寄生二极管562有关的任何输入电阻及晶体管434和501间的输入电阻差异，大体上参考第5Α图的上面说明是同于第5Β图，因此基于简洁目的而不再重复。尽管静电放电防护中可考虑到寄生二极管562，但在此基于简洁目的将这类二极管忽略。同时参考至第5Α图及第5Β图，下列电阻法则被描述。自ζ至b( “Rzb”)的电阻与自a至z( “Raz”)的电阻的数学相关可为Raz ￡1/4 (Rzb)。同样地，自2至((“Rzc”)的电阻与自a至z( “Raz”)的电阻的数学相关可为Raz ￡1/4(Rzc)。如前述地，电阻Rzb及Rzc两者满足4 1临界比值是充分的。然而，并不需要所有比值是等效的。据此，这类电阻的结合性数学表示式可被表示为Raz ￡ l/4min (Rzc :Rzb)。换言之，Rzc对Raz及Rzb对Raz的最小比值是至少等于或大于4 :1，而例如5 1及6 :1类的其它可被使用。例如静电放电二极管521、523、524和525的静电放电电路的电源和接地绕送路径可被设定等于或小于电阻Raz。第6图是说明一多芯片模块组合流程600的示范性实施例流程图。多芯片模块组合流程600是进一步同时参考至第2A图、第2B图、第3A图、第3B图、第4A图、第4B图、第5A图及第5B图来描述的。在步骤601，得到具有第一接触件的第一晶粒。这类第一晶粒可以是上述的晶粒201。这类第一接触件可被耦接至一输入驱动器及一第一放电电路。在步骤602，可得到第二晶粒。这类第二晶粒可以是上述的晶粒202。这类第二晶粒具有耦接至一输出驱动器及一第二放电电路的第二接触件。应了解到，这类第一及第二放电电路是一 dtd接口的静电放电电路。该输入驱动器具有一第一输入电阻，且该输出驱动器具有一第二输入电阻。应了解到，该第一及第二晶粒对应的输入及输出驱动器彼此间可如上述地例如透过一导线互相耦接。该第一放电电路保护该输入驱动器远离一静电放电事件，而该第二放电电路保护该输出驱动器远离一静电放电事件，其中，该第一接触件及该第二接触件是暂时显露。这类静电放电防护可用于上述100伏特人体模型。沿着这些线，该第一放电电路可具有一第一顺向偏压阻抗，而该第二放电电路可具有一第二顺向偏压阻抗，其中，该第一顺向偏压阻抗及该第二顺向偏压阻抗是一特定最小电阻比值的指标。更特别地，与该输入驱动器有关的第一输入阻抗所具有的单位值相对于该第一放电电路的第一顺向偏压阻抗的单位值是为4或更大。再者，基于简洁目的而非限制目的将各值正规化。同样地，该输出驱动器的第二输入阻抗所具有的单位值相对于该第二放电电路的第二顺向偏压阻抗的单位值是为4或更大。据此，至少一 4 1的输入阻抗对顺向偏压阻抗比值存在于步骤601所得的第一晶粒及步骤602所得的第二晶粒两者中。在步骤603，该第一接触件及该第二接触件可如在此所前述地透过与至少一基板有关的导线及dtd接口接触件来互连，其接着耦接该第二晶粒的输出驱动器至该第一晶粒 的输入驱动器以进行后续通讯。应了解到，本互相连接可为用于一多芯片模块的二晶粒的任何dtd互连形式，因而可包含参考至第2B图和3B图所分别描述的范例。应进一步了解至IJ，该第一晶粒的处理及该第二晶粒的处理可独立进行，也可于具有静电放电控制的制造设备中进行，而这类静电放电控制是针对100伏特人体模型或小于100伏特的人体模型电压且小于1000伏特人体模型的任何事件内。据此，第一及第二放电电路可针对具有静电放电控制的制造环境来量身打造。应进一步了解到，步骤603的互连电阻并不会纳入讯号路径电阻而成为该电阻公式一部分，直到该第一晶粒及该第二晶粒互连之后。因此，可将与这类互相连接有关的电阻忽略，因而不会如在此所前述的不利地影响到该至少大约4 :1比值。在另一实施例中，步骤603的互连电阻可被使用以确保在此所前述的至少大约4 1比值是满足在该第一晶粒及该第二晶粒组合后与封装前例如密封或遮盖程序的处理。应了解到，一制造设备于整个多芯片模块组合流程中可具有不同静电放电防护位准。这类流程中前面的这类静电放电防护可较后面更严谨。在步骤604,该第一晶粒及该第二晶粒,连同步骤603的第一晶粒及第二晶粒互连所使用的至少一基板被封装成为一多芯片模块一部分。在这类封装后，该第一接触件、该第二接触件及其间互连该第一接触件与该第二接触件的互连可在这类封装后完全地被遮敝。尽管前面根据本发明一或更多观点说明示范性实施例，根据本发明一或更多观点的其它及进一步实施例可被设计而不偏离其由后面申请专利范围及其等效例所决定的范围。申请专利范围所列步骤不暗示任何该些步骤的顺序。商标是各拥有者的所有权。
权利要求
1.一种用于一多芯片模块的晶粒，包括 接触件，在该晶粒形成后及该多芯片模块组合前具有一外露表面，其中，该接触件是用于该多芯片模块的一晶粒间互连，且该接触件是该多芯片模块组合后的多芯片模块的一内部节点； 驱动电路，耦接至该接触件并具有一第一输入阻抗； 放电电路，耦接至该接触件以提供该驱动电路的静电放电防护； 其中，该放电电路具有与第一放电路径有关的第一顺向偏压阻抗，且该第一顺向偏压阻抗是该第一输入阻抗的一分数。
2.根据申请专利范围第I项的晶粒，其中，该第一输入阻抗对该第一顺向偏压阻抗的第一比值是至少大约4比I以提供该静电放电防护。
3.根据申请专利范围第I或2项的晶粒，其中 该放电电路具有与第二放电路径有关的第二顺向偏压阻抗；及该第一输入阻抗对该第二顺向偏压阻抗的第二比值是至少大约4比I以提供该静电放电防护。
4.根据申请专利范围第I至3项中任一项的晶粒，其中，该驱动电路是一输入驱动器或一输出驱动器。
5.根据申请专利范围第2项的晶粒，其中 该驱动电路包含在连接至该接触件的节点处彼此间互相耦接的输入驱动器及输出驱动器； 该输入驱动器具有该第一输入阻抗； 该输出驱动器具一第二输入阻抗； 该第一输入阻抗对该第一顺向偏压阻抗的第一比值是至少大约4比I以提供该输入驱动器的静电放电防护；及 该第二输入阻抗对该第一顺向偏压阻抗的第二比值是至少大约4比I以提供该输出驱动器的静电放电防护。
6.根据申请专利范围第5项的晶粒，其中 该放电电路具有与第二放电路径有关的第二顺向偏压阻抗； 该第一输入阻抗对该第二顺向偏压阻抗的第三比值是至少大约4比I以提供该输入驱动器的静电放电防护；及 该第二输入阻抗对该第二顺向偏压阻抗的第四比值是至少大约4比I以提供该输出驱动器的静电放电防护。
7.根据申请专利范围第I至6项中任一项的晶粒，其中，该驱动电路的静电放电防护是用于一 100伏特人体模型。
8.根据申请专利范围第3至7项中任一项的晶粒，其中，该第一放电路径及该第二放电路径是分别接电源及接地。
9.根据申请专利范围第5或6项的晶粒，其中 该输入驱动器是一多任务器；及 该输出驱动器是一输出缓冲器。
10.根据申请专利范围第I至9项中任一项的晶粒，进一步包括具有另一接触件的另一晶粒； 附接该晶粒及该另一晶粒的基板，其中，该接触件及该另一接触件彼此间是透过该基板的导体互相耦接以在组合该多芯片模块后提供一内部节点； 该另一晶粒的输出驱动器耦接至该另一接触件，其中，该输出驱动器具有一第三输入阻抗； 该第二晶粒的另一放电电路耦接至该另一接触件以提供另一静电放电防护； 其中，该另一放电电路具有一第三顺向偏压阻抗；且 其中，该第三顺向偏压阻抗是该第三输入阻抗的一分数。
11.一种方法，包括 在该晶粒形成后及该多芯片模块组合前提供具有一外露表面的接触件，其中，该接触件是用于该多芯片模块的晶粒间互连，且该接触件是该多芯片模块组合后的该多芯片模块的内部节点； 耦接一驱动电路至该接触件，其中，该驱动电路具有一第一输入阻抗； 耦接一放电电路至该接触件，其中，该放电电路是用于该驱动电路的静电放电防护；其中，该放电电路具有与第一放电路径有关的第一顺向偏压阻抗，且该第一顺向偏压阻抗是该第一输入阻抗的一分数。
12.根据申请专利范围第11项的方法，其中，该第一输入阻抗对该第一顺向偏压阻抗的第一比值是至少大约4比I以提供该静电放电防护。
13.根据申请专利范围第11或12项的方法，其中 该放电电路具有与第二放电路径有关的第二顺向偏压阻抗；及该第一输入阻抗对该第二顺向偏压阻抗的第二比值是至少大约4比I以提供该静电放电防护。
14.根据申请专利范围第12项的方法，其中， 该驱动电路包含在连接至该接触件的节点处彼此间互相耦接的输入驱动器及输出驱动器； 该输入驱动器具有该第一输入阻抗； 该输出驱动器具一第二输入阻抗； 该第一输入阻抗对该第一顺向偏压阻抗的第一比值是至少大约4比I以提供该输入驱动器的静电放电防护 '及 该第二输入阻抗对该第一顺向偏压阻抗的第二比值是至少大约4比I以提供该输出驱动器的静电放电防护。
15.根据申请专利范围第14项的方法，其中该放电电路具有与第二放电路径有关的第二顺向偏压阻抗； 该第一输入阻抗对该第二顺向偏压阻抗的第三比值是至少大约4比I以提供该输入驱动器的静电放电防护；及 该第二输入阻抗对该第二顺向偏压阻抗的第四比值是至少大约4比I以提供该输出驱动器的静电放电防护。
全文摘要
用于一多芯片模块的晶粒的静电放电防护被描述。在该晶粒形成后及该多芯片模块组合前，一接触件具有一外露表面。该接触件是用于该多芯片模块的晶粒间互连。该接触件是在该多芯片模块组合后用于该多芯片模块的内部节点。一驱动电路耦接至该接触件并具有一第一输入阻抗。一放电电路耦接至该接触件以提供该驱动电路的静电放电防护并具有与第一放电路径有关的第一顺向偏压阻抗。该第一顺向偏压阻抗是该第一输入阻抗的分数。
文档编号H01L27/02GK102959704SQ201180032236
公开日2013年3月6日 申请日期2011年6月13日 优先权日2010年6月30日
发明者詹姆士·卡普, 麦克·J·哈特, 穆罕默德·费克鲁汀, 史帝芬·T·瑞利 申请人:吉林克斯公司