静电保护电路的制作方法
【专利摘要】本发明的目的是提供能够抑制误动作并能够使ESD电涌充分放电的静电保护电路。具有触发电路，连接于被施加高电位侧的电源电压第一电源线与被施加低电位侧的电源电压的第二电源线间，对电源线间的电压进行响应并输出触发信号。缓冲电路对触发电路的触发信号进行响应并输出驱动信号。具有连接于第一电源线与第二电源线间并通过缓冲电路的驱动信号来控制导通/截止的开关电路。在开关电路以高电平的信号而导通的情况下，控制电路对缓冲电路的驱动信号进行响应并对开关电路供给高电平的信号，在开关电路以低电平的信号而导通的情况下，控制电路对缓冲电路的驱动信号进行响应并对开关电路供给低电平的信号。
【专利说明】静电保护电路
【技术领域】
[0001]本发明的实施方式涉及静电保护电路。
【背景技术】
[0002]以往,进行了各种对静电放电现象(ESD, Electrostatic Discharge)的保护电路的提案。ESD是指，从带电人、机械对半导体器件的放电、或从带电的半导体器件对接地电位的放电等。对于半导体器件，在发生ESD时，从其端子大量的电荷成为电流后流入半导体器件，该电荷在半导体器件内部生成高电压，引起内部元件的绝缘破坏、半导体器件的故障。
[0003]在静电保护电路的代表例中，有RCT (RC TriggerecOMOS电路。构成为在电源端子间连接由电阻和电容的串联电路构成的触发电路，将该电阻和电容的连接点的电压作为触发信号，驱动放电用的MOS晶体管。放电用的MOS晶体管的导通时间由触发电路的时间常数决定，因此需要设为能够将ESD电涌充分放电的时间常数。然而，在时间常数变长后，触发电路对电源上电时的电压变动、伴随内部电路的动作的电源电压的摆动进行响应，尽管不是ESD电涌，但放电用的MOS晶体管也有可能误动作。在电源上电时放电用的MOS晶体管误动作后，存在发生电源电压未充分地上升等不良情况而引起内部电路的动作不良的情况。此外，触发电路对电源电压的摆动进行响应，由此放电用的MOS晶体管长时间导通的情况下，放电用的MOS晶体管本身达到破坏等事态可能会产生。
【发明内容】
[0004]本发明要解决的课题在于，能够抑制误动作且能够使ESD电涌充分放电的静电保护电路。
[0005]本发明的一个实施方式的静电保护电路，其特征在于，具备:第一电源线，被施加高电位侧的电源电压；第二电源线，被施加低电位侧的电源电压；触发电路，连接于所述第一电源线与所述第二电源线间，对所述高电位侧的电源线与所述低电位侧的电源线间的电压进行响应并输出触发信号；缓冲电路，对所述触发电路的触发信号进行响应并输出驱动信号；开关电路，其主电流路径连接于所述第一电源线与所述第二电源线间，通过对其控制端子供给的所述驱动信号，控制所述主电流路径的导通/截止；以及控制电路，在所述开关电路以高电平的信号使所述主电流路径导通的情况下，对所述驱动信号进行响应并将高电平的信号供给至所述开关电路的所述控制端子，在所述开关电路以低电平的信号使所述主电流路径导通的情况下，对所述驱动信号进行响应并将低电平的信号供给至所述开关电路的所述控制端子。
[0006]另一实施方式的静电保护电路，其特征在于，具备:第一电源线，被施加高电位侧的电源电压；第二电源线，被施加低电位侧的电源电压；触发电路，具有电阻与电容的串联电路，该电阻与电容连接于所述第一电源线与所述第二电源线间，该触发电路对所述第一电源线与所述第二电源线间的电压进行响应并输出触发信号；缓冲电路，对所述触发信号进行响应并输出驱动信号；NM0S并联晶体管，其主电流路径连接于所述第一电源线与所述第二电源线间，其栅极电极被供给所述驱动信号；以及控制电路，连接于所述第一电源线与所述第二电源线之间，对所述驱动信号进行响应，将所述NMOS并联晶体管的栅极电极电连接于所述第一电源线。
[0007]此外，另一个实施方式的静电保护电路，其特征在于，具备:第一电源线，被施加高电位侧的电源电压；第二电源线，被施加低电位侧的电源电压；触发电路，具有电阻与电容的串联电路，该电阻与电容连接于所述第一电源线与所述第二电源线间，该触发电路对所述第一电源线与所述第二电源线间的电压进行响应并输出触发信号；缓冲电路，对所述触发信号进行响应，输出驱动信号；PM0S并联晶体管，其主电流路径连接于所述第一电源线与所述第二电源线间，其栅极电极被供给所述驱动信号；以及控制电路，连接于所述第一电源线与所述第二电源线之间，对所述驱动信号进行响应，将所述PMOS并联晶体管的栅极电极电连接于所述第二电源线。
【专利附图】
【附图说明】
[0008]图1是表示第一实施方式的静电保护电路的图。
[0009]图2是表示第二实施方式的静电保护电路的图。
[0010]图3是表示第三实施方式的静电保护电路的图。
[0011]图4是表示第三实施方式的静电保护电路的仿真结果的图。
[0012]图5是表示第四实施方式的静电保护电路的图。
[0013]图6是表示第五实施方式的静电保护电路的图。
[0014]图7是表示第六实施方式的静电保护电路的图。
[0015]图8是表示第七实施方式的静电保护电路的图。
[0016]符号说明
[0017]I 第一电源端子，
[0018]2 第二电源端子，
[0019]3 触发电路，
[0020]4 缓冲电路，
[0021]5 开关电路，
[0022]6 控制电路，
[0023]10第一电源线，
[0024]11第二电源线，
[0025]31 电阻，
[0026]32 电容，
[0027]33共同连接节点。
【具体实施方式】
[0028]以下，参照附图，对实施方式的静电保护电路详细地进行说明。另外，这些实施方式并不限定本发明。
[0029](第一实施方式)
[0030]图1是表示第一实施方式的静电保护电路的图。本实施方式的静电保护电路具有:与第一电源端子I连接的高电位侧的电源线10、以及与第二电源端子2连接的低电位侧的电源线11。对第一电源端子I例如施加规定的电源电压VCC。对第二电源端子2例如施加接地电位。在高电位侧的电源线10与低电位侧的电源线11之间连接有触发电路3、缓冲电路4、开关电路5以及控制电路6。触发电路3对第一电源线10与第二电源线11之间的电压进行响应并输出触发信号。
[0031]缓冲电路4在第一电源线10与第二电源线11之间对触发电路3的触发信号进行响应并输出驱动信号。开关电路5为，在高电位侧的电源线10与低电位侧的电源线11之间连接有其主电流路径，并利用对其控制电极供给的缓冲电路4的驱动信号控制主电流路径的导通的0N/0FF (是否导通，即导通/截止)。控制电路6被输入缓冲电路4的驱动信号。此外控制电路6的输出被输入至开关电路5。
[0032]在本实施方式的静电保护电路中，控制电路6维持开关电路5导通时的输入信号。由此，能够延长开关电路5的导通时间。通过延长开关电路5的导通时间，能够将ESD电涌充分放电。
[0033]控制电路6对缓冲电路4的驱动信号进行响应，并形成所谓的正反馈电路，所谓的正反馈电路是指，在使开关电路5导通的驱动信号为高电平的信号的情况下，将高电平的信号反馈给开关电路5的控制电极，在使开关电路5导通的驱动信号为低电平的信号的情况下，将低电平的信号反馈给开关电路5的控制电极。因此，形成了正反馈电路后，在不依赖于来自缓冲电路4的驱动信号的情况下，控制电路6能够对开关电路5的控制电极供给能够维持开关电路5的导通状态的信号。为此，能够使触发电路3的时间常数缩短，能够将ESD电涌充分放电。通过使触发电路3的时间常数缩短，能够避免电源上电时的误动作、或者由电源电压的摆动引起的误动作。
[0034](第二实施方式)
[0035]图2是表示第二实施方式的静电保护电路的图。对与第一实施方式的静电保护电路对应的构成要素标注同一符号，并省略说明。本实施方式的静电保护电路具有连接在第一电源线10与第二电源线11之间的触发电路3。触发电路3具有电阻31与电容32的串联电路。电阻31与电容32的共同连接节点33构成触发电路3的输出端。
[0036]缓冲电路4具有三级的CMOS逆变器。即，PMOS晶体管41和NMOS晶体管42构成第一 CMOS逆变器。PMOS晶体管41的源极电极和背栅电极与第一电源线10连接。NMOS晶体管42的源极电极和背栅电极与第二电源线11连接。PMOS晶体管41与NMOS晶体管42的栅极电极共同连接，并与触发电路3的共同连接节点33连接。PMOS晶体管41与NMOS晶体管42的漏极电极共同连接，并构成第一 CMOS逆变器的输出端。同样地，PMOS晶体管43与NMOS晶体管44、以及PMOS晶体管45与NMOS晶体管46分别构成CMOS逆变器。被共同连接的PMOS晶体管45和NMOS晶体管46的漏极电极构成缓冲电路4的输出端。从PMOS晶体管45和NMOS晶体管46的漏极电极输出驱动信号。
[0037]构成开关电路5的放电用的NMOS晶体管(以下，称为NMOS并联晶体管)51的栅极电极与缓冲电路4的输出端连接。NMOS并联晶体管51的漏极电极与第一电源线10连接，源极电极和背栅电极与第二电源线11连接。即，NMOS并联晶体管51的作为主电流路径的源极.漏极流路连接于第一电源线10与第二电源线11间。通过以多级的CMOS逆变器构成缓冲电路4,能够提闻缓冲电路4的驱动能力。通过提闻缓冲电路4的驱动能力，能够使用电流容量较大的NMOS晶体管作为NMOS并联晶体管51。通过将NMOS并联晶体管51的电流容量增大，能够提高对ESD电涌的放电能力。
[0038]控制电路6具有栅极电极与NMOS并联晶体管51共同连接的NMOS晶体管61。NMOS晶体管61的源极电极和背栅电极与第二电源线11连接。NMOS晶体管61的漏极电极与PMOS晶体管62的漏极电极连接。PMOS晶体管62和PMOS晶体管63构成电流反射镜电路。PMOS晶体管62的源极电极和背栅电极与第一电源线10连接。PMOS晶体管63的源极电极和背栅电极与第一电源线10连接。PMOS晶体管63的栅极电极与PMOS晶体管62的栅极电极共同连接，并与NMOS晶体管61的漏极电极连接。PMOS晶体管63的漏极电极与NMOS晶体管61的栅极电极连接。即，成为构成控制电路6的输出端的PMOS晶体管63的漏极电极与NMOS晶体管51的栅极电极连接的结构。
[0039]在对第一电源端子I施加相对于第二电源端子2为正的ESD电涌时,触发电路3中流动瞬态电流。由该瞬态电流产生的触发电路3的电阻31的电压降超过构成CMOS逆变器的PMOS晶体管41的阈值时，PMOS晶体管41导通。PMOS晶体管41导通，由此高电平的信号被供给至构成下一级的CMOS逆变器的PMOS晶体管43和NMOS晶体管44的栅极电极。通过供给高电平的信号，由此NMOS晶体管44导通。NMOS晶体管44导通，由此低电平的信号被供给至构成下一级的CMOS逆变器的PMOS晶体管45和NMOS晶体管46的栅极电极。通过供给低电平的信号，由此PMOS晶体管45导通，高电平的信号被供给至NMOS并联晶体管51的栅极电极。高电平的信号被供给至栅极电极，由此NMOS并联晶体管51导通。NMOS并联晶体管51导通，由此ESD电涌被放电。
[0040]对NMOS并联晶体管51的栅极电极施加的高电平的信号也被施加至控制电路6的NMOS晶体管61的栅极电极。为此，NMOS晶体管61变为导通。NMOS晶体管61导通，由此构成电流反射镜电路的PMOS晶体管62和PMOS晶体管63的栅极电极上被供给低电平的信号。为此，PMOS晶体管62和PMOS晶体管63变为导通。PMOS晶体管63导通，由此第一电源线10的电位，即高电平的信号经由PMOS晶体管63被施加至NMOS并联晶体管51的栅极电极。S卩，NMOS并联晶体管51的栅极电极上，不仅被供给缓冲电路4的驱动信号，还被从控制电路6供给导通信号。
[0041]在本实施方式的静电保护电路中，控制电路6对缓冲电路4的驱动信号进行响应，将高电平的信号供给至NMOS并联晶体管51的栅极电极。这是为了维持NMOS并联晶体管51的导通状态。在控制电路6中，构成正反馈电路。S卩，在对NMOS晶体管61的栅极电极施加高电平的信号后，NMOS晶体管61、以及构成电流反射镜电路的PMOS晶体管62和PMOS晶体管63变为导通，形成对NMOS晶体管61的栅极电极供给第一电源线10的电位即高电平的信号的正反馈电路。
[0042]该正反馈电路对缓冲电路4的驱动信号进行响应而形成，但形成正反馈电路后，NMOS晶体管61导通期间、即从PMOS晶体管63的漏极电极供给的电位能够使NMOS晶体管61维持导通状态的期间持续。由于电涌电流，第一电源线10的电位较高，因此PMOS晶体管63能够继续导通。即，不拘于缓冲电路4的驱动信号，来自控制电路6的高电平的信号也被供给至NMOS并联晶体管51的栅极电极。S卩，通过NMOS并联晶体管51，ESD电涌被放电，第一电源线10的电压降低，从PMOS晶体管63的漏极电极供给的电位降低为小于等于控制电路6的NMOS晶体管61的阈值，直到NMOS晶体管61截止为止，从控制电路6对NMOS并联晶体管51的栅极电极的信号供给持续。因此，即使使触发电路3的时间常数缩短，也能够使NMOS并联晶体管51导通，直到能够将ESD电涌充分放电为止。通过使触发电路3的时间常数缩短，提供相对于电源上电时或者电源电压的摆动等不易误动作的静电保护电路。
[0043](第三实施方式)
[0044]图3是表示第三实施方式的静电保护电路的图。对与已述的实施方式对应的构成要素标注同一符号，并省略说明。本实施方式的静电保护电路的缓冲电路4具备:PMOS晶体管47、栅极保护二极管48以及电阻49。PMOS晶体管47中，栅极电极与触发电路3的共同连接节点33连接，源极电极和背栅电极与第一电源线10连接。PMOS晶体管47的漏极电极与电阻49的一端连接，电阻49的另一端与第二电源线11连接。在PMOS晶体管47的栅极.源极电极间，连接栅极保护二极管48。
[0045]在本实施方式中，NMOS并联晶体管51的栅极电极与缓冲电路4的PMOS晶体管47的漏极电极连接。在NMOS并联晶体管51的栅极.源极电极间连接有栅极保护二极管52。控制电路6的构成电流反射镜电路的PMOS晶体管62和PMOS晶体管63的栅极电极与第一电源线10之间，连接有栅极保护二极管67。
[0046]对第一电源端子I施加相对于第二电源端子2为正的ESD电涌时，触发电路3中流动瞬态电流。由该瞬态电流引起的电阻31的电压降超过PMOS晶体管47的阈值时，PMOS晶体管47导通。PMOS晶体管47导通，由此匪OS并联晶体管51上被供给高电平的信号，NMOS并联晶体管51导通。NMOS并联晶体管51导通，由此ESD电涌被放电。
[0047]在本实施方式中，NMOS并联晶体管51通过高电平的信号而导通，因此控制电路6成为对缓冲电路4的驱动信号进行响应并将高电平的信号供给至NMOS并联晶体管51的栅极电极的结构。即使缓冲电路4的驱动信号变为低电平，通过由控制电路6的NMOS晶体管6UPMOS晶体管62以及PMOS晶体管63构成的正反馈电路，高电平的信号也被供给至NMOS并联晶体管51的栅极电极。
[0048]在本实施方式中，构成缓冲电路4的PMOS晶体管47和NMOS并联晶体管51、以及控制电路6的PMOS晶体管62和PMOS晶体管63的栅极?源极间，连接有栅极保护二极管。为此，即使在对第一电源端子I与第二电源端子2之间施加的电源电压变高的情况下，PMOS晶体管47的栅极.源极间、以及NMOS并联晶体管51、进而PMOS晶体管62与PMOS晶体管63的栅极?源极间的电压，分别被栅极保护二极管48和栅极保护二极管52、以及栅极保护二极管67所控制，因此能够防止各晶体管的栅极氧化膜(未图示)的破坏。
[0049]图4是表示图3所示的第三实施方式的静电保护电路的仿真结果的图。图4 (A)是施加了 ESD 电涌脉冲(HBM:Human Body Model, C= 100 皮法(pF), R= 1500 欧姆(ohm))的情况下的电源电压的仿真结果。图4 (A)的虚线(i)表示对从图3的实施方式的结构去除控制电路6的结构施加了 ESD电涌脉冲的情况下的仿真结果。该图的实线(ii)表示对图3的实施方式的结构、即具备控制电路6的结构施加了 ESD电涌脉冲的仿真结果。仿真结果虚线(i)和实线(ii)没有较大的变化。可知。具备控制电路6的结构以及不具备控制电路6的结构中，电源电压由于ESD电涌脉冲而急剧地上升，由于NMOS并联晶体管51的ESD电涌的放电，电源电压降低。
[0050]图4 (B)表示对从图3的实施方式去除控制电路6并设触发电路3的时间常数为I微秒(μ s)的结构(以下，称为结构I)和具备控制电路6并设触发电路3的时间常数为10纳秒(ns)的结构(以下，称为结构2)施加了以40伏(V)/50微秒(μ s)上升的电压的情况下的电源上电时的仿真结果。图4 (B)的上段表示施加的电源电压。中段的实线(i)表示对结构I施加了电压的情况下的仿真结果。对结构I施加了电压的情况下，流动超过3.5安培(A)的瞬态电流。即，示出了静电保护电路对电源上电时的电源电压进行响应，流动较大的贯通电流。另一方面，下段的实线(ii)表示对结构2施加了电压的情况下的仿真结果。在结构2中，时间常数较小，因此静电保护电路的保护动作的上升较早，过度地流动的电流被抑制为23微安(μ Α)左右。可知，即使使触发电路3的时间常数缩短，NMOS并联晶体管51也能够恰当地发挥功能。
[0051](第四实施方式)
[0052]图5是表示第四实施方式的静电保护电路的图。对与已述的实施方式对应的构成要素标注同一符号，并省略说明。在本实施方式中，构成触发电路3的电阻31与电容32的连接关系与第三实施方式不同。即，电容32与高电位侧的第一电源线10连接，电阻31与低电位侧的第二电源线11连接。缓冲电路4具备NMOS晶体管40、栅极保护二极管48以及电阻49。NMOS晶体管40的栅极电极与触发电路3的共同连接节点33连接。NMOS晶体管40的源极电极和背栅电极与第二电源线11连接，漏极电极与电阻49的一端连接。电阻49的另一端与第一电源线10连接。NMOS晶体管40的栅极.源极间连接有栅极保护二极管48。
[0053]开关电路5具备放电用的PMOS晶体管(以下，称为PMOS并联晶体管)以及栅极保护二极管52。PMOS并联晶体管53的栅极电极与NMOS晶体管40的漏极电极连接。PMOS并联晶体管53的源极电极和背栅电极与第一电源线10连接，漏极电极与第二电源线11连接。PMOS并联晶体管53的作为主电流路径的源极?漏极流路连接于第一电源线10与第二电源线11间。PMOS并联晶体管53的栅极.源极电极间上连接栅极保护二极管52。
[0054]控制电路6具备PMOS晶体管64、NM0S晶体管65以及NMOS晶体管66。PMOS晶体管64的栅极电极与PMOS并联晶体管53的栅极电极连接。PMOS晶体管64的源极电极和背栅电极与第一电源线10连接，漏极电极与NMOS晶体管65的漏极电极和栅极电极连接。NMOS晶体管65的源极电极和背栅电极与第二电源线11连接。NMOS晶体管66的栅极电极与NMOS晶体管65的栅极电极连接，NMOS晶体管65的源极电极和背栅电极与第二电源线11连接。NMOS晶体管65和NMOS晶体管66构成电流反射镜电路的。构成电流反射镜电路的NMOS晶体管65和NMOS晶体管66的栅极电极与第二电源线11之间，连接有栅极保护二极管67。构成控制电路6的输出端的NMOS晶体管66的漏极电极与PMOS并联晶体管53的栅极电极连接。
[0055]对第一电源端子I施加相对于第二电源端子2为正的ESD电涌时，触发电路3中流动瞬态电流。由该瞬态电流引起的电阻31的电压降超过NMOS晶体管40的阈值时，NMOS晶体管40导通。NMOS晶体管40导通，由此PMOS并联晶体管53的栅极电极上被供给低电平的信号，PMOS并联晶体管53导通。PMOS并联晶体管53导通，由此ESD电涌被放电。
[0056]在本实施方式中，PMOS并联晶体管53通过低电平的信号而导通，因此控制电路6成为对来自缓冲电路4的驱动信号进行响应并将低电平的信号供给至PMOS并联晶体管53的栅极电极的结构。这是为了维持PMOS并联晶体管53的导通状态。对PMOS并联晶体管53的栅极电极施加的低电平的信号，也被施加至控制电路6的PMOS晶体管64的栅极电极。为此，PMOS晶体管64变为导通。PMOS晶体管64导通，由此构成电流反射镜电路的NMOS晶体管65和NMOS晶体管66的栅极电极上被供给高电平的信号。为此，NMOS晶体管65和NMOS晶体管66变为导通。NMOS晶体管66导通，由此PMOS并联晶体管53的栅极电极上，经由NMOS晶体管66被施加第二电源线11的电位、即低电平的信号。
[0057]在控制电路6中，构成正反馈。即，在对PMOS晶体管64的栅极电极施加低电平的信号时，PMOS晶体管64、以及构成电流反射镜电路的NMOS晶体管65和NMOS晶体管66变为导通，形成对PMOS晶体管64的栅极电极供给第二电源线11的电位即低电平的信号的正反馈电路。
[0058]该正反馈电路对来自缓冲电路4的驱动信号进行响应而形成，但在形成正反馈电路后，PMOS晶体管64导通期间、即从NMOS晶体管66的漏极电极供给的电位能够使PMOS晶体管64维持导通状态的期间持续。因此，不拘于来自缓冲电路4的输出，来自控制电路6的低电平的信号被供给至PMOS并联晶体管53的栅极电极。S卩，通过PMOS并联晶体管53，ESD电涌被放电，第一电源线10的电压降低，直到PMOS晶体管64截止为止，从控制电路6对PMOS并联晶体管53的栅极电极的信号供给持续。因此，即使使触发电路3的时间常数缩短，也能够使PMOS并联晶体管53维持导通状态，直到ESD电涌放电完为止。通过使触发电路3的时间常数缩短，提供相对于电源上电时或者电源电压的摆动等不易误动作的静电保护电路。
[0059]在本实施方式中，构成缓冲电路4的NMOS晶体管40的栅极.源极间连接有栅极保护二极管48，构成开关电路5的PMOS并联晶体管53的栅极?源极间，连接有栅极保护二极管52，进而，控制电路6的构成电流反射镜电路的NMOS晶体管65和NMOS晶体管66的栅极?源极间，连接有栅极保护二极管67。因此，即使在对第一电源线10与第二电源线11之间施加了高电压的情况下，NMOS晶体管40、以及PMOS并联晶体管53、进而NMOS晶体管65与NMOS晶体管66的栅极?源极间的电压也被栅极保护二极管48和栅极保护二极管52、以及栅极保护二极管67所控制。为此，能够防止NMOS晶体管40、以及PMOS晶体管53、进而NMOS晶体管65与NMOS晶体管66的栅极氧化膜(未图示)的破坏。
[0060](第五实施方式)
[0061]图6是表不第五实施方式的静电保护电路的图。对与已述的实施方式对应的构成要素标注同一符号，并省略说明。在本实施方式中，是记述的第二实施方式的变形例，构成触发电路3的电阻31与电容32的连接关系不同。即，与记述的第四实施方式同样地，电容32与高电位侧的第一电源线10连接，电阻31与低电位侧的第二电源线11连接。缓冲电路4具备三级的CMOS逆变器。S卩，PMOS晶体管41和NMOS晶体管42、PMOS晶体管43和NMOS晶体管44、以及PMOS晶体管45和NMOS晶体管46分别构成CMOS逆变器。通过将构成缓冲电路4的CMOS逆变器设为多级，由此缓冲电路4的驱动能力提高，能够使用电流容量较大的MOS晶体管作为PMOS并联晶体管53。通过使用电流容量较大的MOS晶体管，由此能够提高对于ESD电涌的放电能力。关于动作，与记述的实施方式是共同的，所以详细的说明省略。
[0062]在本实施方式中也是，即使使触发电路3的时间常数缩短，也能够使PMOS并联晶体管53维持导通状态直到能够使ESD电涌充分放电为止。通过使触发电路3的时间常数缩短，提供相对于电源上电时或者电源电压的摆动等不易误动作的静电保护电路。
[0063](第六实施方式)
[0064]图7是表示第六实施方式的静电保护电路的图。对于与已述的实施方式对应的构成要素标注同一符号，并省略说明。在本实施方式中，缓冲电路4具有逆变器400。逆变器400的输出被供给至构成开关电路5的NMOS并联晶体管51的栅极电极。
[0065]在本实施方式中，控制电路6具有被供给了缓冲电路4输出的逆变器600。逆变器600的输出供给至PMOS晶体管601的栅极电极。PMOS晶体管601的源极电极和背栅电极与第一电源线10连接。PMOS晶体管601的漏极电极与电阻602的一端连接。电阻602的另一端与第二电源线11连接。PMOS晶体管601的漏极电极与NMOS并联晶体管51的栅极电极连接。
[0066]对第一电源端子I施加相对于第二电源端子2为正的ESD电涌时，触发电路3中流动瞬态电流。由该瞬态电流引起的电阻31的电压降超过构成缓冲电路4的逆变器400的阈值时，从缓冲电路4输出高电平的信号。高电平的信号被施加给栅极电极，由此NMOS并联晶体管51导通。NMOS并联晶体管51导通，由此ESD电涌被放电。
[0067]高电平的信号被供给至逆变器600，由此低电平的信号被供给至PMOS晶体管601的栅极电极。低电平的信号被供给至栅极电极，由此PMOS晶体管601导通。PMOS晶体管601导通，由此第一电源线10与NMOS晶体管51的栅极电极电连接，NMOS并联晶体管51的栅极电极上被供给第一电源线10的电位、即高电平的信号。
[0068]在本实施方式中，构成开关电路5的NMOS并联晶体管51通过高电平的信号而导通，因此控制电路6成为对来自缓冲电路4的驱动信号进行响应并将高电平的信号供给至NMOS并联晶体管51的栅极电极的结构。通过由构成控制电路6的逆变器600和PMOS晶体管601构成的、从逆变器600的输入端起经由PMOS晶体管601的漏极电极到达逆变器600的输入端的正反馈电路，即使来自缓冲电路4的驱动信号变为低电平，也从控制电路6对NMOS并联晶体管51的栅极电极供给高电平的信号。由此，能够维持NMOS并联晶体管51的导通状态。
[0069]逆变器600和PMOS晶体管601构成的正反馈电路对来自缓冲电路4的驱动信号进行响应而形成，但在形成正反馈电路后，PMOS晶体管601导通期间持续。因此，不拘于来自缓冲电路4的输出，来自控制电路6的高电平的信号也被供给至NMOS并联晶体管51的栅极电极。通过NMOS并联晶体管51，ESD电涌被放电，第一电源线10的电压降低，直到PMOS晶体管601截止为止，从控制电路6对NMOS并联晶体管51的栅极电极的信号供给持续。因此，即使使触发电路3的时间常数缩短，也能够使NMOS并联晶体管51维持导通状态，直到能够使ESD电涌充分放电为止。通过使触发电路3的时间常数缩短，提供相对于电源上电时或者电源电压的摆动等不易误动作的静电保护电路。
[0070](第七实施方式)
[0071]图8是表示第七实施方式的静电保护电路的图。对于与已述的实施方式对应的构成要素标注同一符号，并省略说明。在本实施方式中，是记述的第六实施方式的变形例，缓冲电路4的逆变器的个数不同。缓冲电路4具有逆变器400和逆变器401。逆变器401的输出被供给至构成开关电路5的PMOS并联晶体管53的栅极电极。
[0072]在本实施方式中，控制电路6具有被供给缓冲电路4的输出的逆变器600和NMOS晶体管603。逆变器600的输出被供给至NMOS晶体管603的栅极电极。NMOS晶体管603的源极电极和背栅电极与第二电源线11连接。NMOS晶体管603的漏极电极与电阻602的一端连接。电阻602的另一端与第一电源线10连接。NMOS晶体管603的漏极电极与PMOS并联晶体管53的栅极电极连接。
[0073]对第一电源端子I施加相对于第二电源端子2为正的ESD电涌时，触发电路3中流动瞬态电流。由该瞬态电流引起的电阻31的电压降超过构成缓冲电路4的逆变器400的阈值时，从逆变器400对逆变器401供给高电平的信号，从缓冲电路4对PMOS并联晶体管53的栅极电极供给低电平的信号。低电平的信号被施加至栅极电极，由此PMOS并联晶体管53导通。PMOS并联晶体管53导通，由此ESD电涌被放电。
[0074]低电平的信号被供给至构成控制电路6的逆变器600，由此高电平的信号被供给至NMOS晶体管603的栅极电极。高电平的信号被供给至栅极电极，由此NMOS晶体管603导通。匪OS晶体管603导通，由此第二电源线11和PMOS并联晶体管53的栅极电极电连接，PMOS并联晶体管53的栅极电极上被供给低电平的信号。
[0075]在本实施方式中，构成开关电路5的PMOS并联晶体管53通过低电平的信号而导通，因此控制电路6成为对来自缓冲电路4的驱动信号进行响应并将低电平的信号供给至PMOS并联晶体管53的栅极电极的结构。通过从构成控制电路6的逆变器600的输入端起经由NMOS晶体管603的漏极电极到达逆变器600的输入端的正反馈电路，即使来自缓冲电路4的驱动信号变为高电平，也从控制电路6对PMOS并联晶体管53的栅极电极供给低电平的信号。由此，能够维持PMOS并联晶体管53的导通状态。
[0076]逆变器600和NMOS晶体管603构成的正反馈电路对来自缓冲电路4的驱动信号进行响应而形成，但在形成正反馈电路后，NMOS晶体管603导通期间持续。因此，不拘于来自缓冲电路4的输出，从控制电路6对PMOS并联晶体管53的栅极电极供给低电平的信号。通过PMOS并联晶体管53，ESD电涌被放电，第一电源线10的电压降低，直到NMOS晶体管603截止为止，从控制电路6对PMOS并联晶体管53的栅极电极的信号供给持续。因此，即使使触发电路3的时间常数缩短，也能够使NMOS并联晶体管53维持导通状态，直到能够使ESD电涌充分放电为止。通过使触发电路3的时间常数缩短，提供相对于电源上电时或者电源电压的摆动等不易误动作的静电保护电路。
[0077]开关电路5也能够使用双极晶体管来构成。在使用了双极晶体管的情况下，主电流路径成为发射极?集电极流路，控制电极成为基极电极。在此情况下，能够根据偏压的关系采用使用NPN晶体管来代替NMOS晶体管的结构。
[0078]对本发明的几个实施方式进行了说明，但这些的实施方式是作为例子而提示的，意图不在于限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围及主旨，并且包含于权利要求书所记载的发明及其等同的范围。
【权利要求】
1.一种静电保护电路，其特征在于，具备: 第一电源线，被施加高电位侧的电源电压； 第二电源线，被施加低电位侧的电源电压； 触发电路，连接于所述第一电源线与所述第二电源线间，对所述高电位侧的电源线与所述低电位侧的电源线间的电压进行响应并输出触发信号； 缓冲电路，对所述触发电路的触发信号进行响应并输出驱动信号； 开关电路，其主电流路径连接于所述第一电源线与所述第二电源线间，通过对其控制端子供给的所述驱动信号，控制所述主电流路径的导通/截止；以及 控制电路，在所述开关电路以高电平的信号使所述主电流路径导通的情况下，对所述驱动信号进行响应并将高电平的信号供给至所述开关电路的所述控制端子，在所述开关电路以低电平的信号使所述主电流路径导通的情况下，对所述驱动信号进行响应并将低电平的信号供给至所述开关电路的所述控制端子。
2.如权利要求1所述的静电保护电路，其特征在于， 所述触发电路具有电阻与电容的串联电路，该电阻与电容连接于所述第一电源线与所述第二电源线之间。
3.如权利要求1或2所述的静电保护电路，其特征在于， 所述控制电路以所述第一电源线与所述第二电源线间的电压而被偏压，在所述开关电路以高电平的信号而导通的情况下，所述控制电路对所述驱动信号进行响应并将所述第一电源线与所述开关电路的控制端子电连接，在所述开关电路以低电平的信号而导通的情况下，所述控制电路对所述驱动信号进行响应并将所述第二电源线与所述开关电路的控制端子电连接。
4.如权利要求1或2所述的静电保护电路，其特征在于， 所述开关电路具有第一MOS晶体管，该第一MOS晶体管的源极?漏极流路连接于所述第一电源线与所述第二电源线之间，该第一 MOS晶体管的栅极电极上被供给所述驱动信号，所述控制电路具备: 第二 MOS晶体管，具有源极电极、漏极电极以及栅极电极，且所述栅极电极被供给所述驱动信号；以及电流反射镜电路，连接于所述第二 MOS晶体管的漏极电极与所述第一电源线间，或者连接于所述第二 MOS晶体管的漏极电极与所述第二电源线间，所述电流反射镜电路的输出被供给至所述第一 MOS晶体管的栅极电极。
5.如权利要求3所述的静电保护电路，其特征在于， 所述开关电路具有第一MOS晶体管，该第一MOS晶体管的源极?漏极流路连接于所述第一电源线与所述第二电源线之间，该第一 MOS晶体管的栅极电极上被供给所述驱动信号，所述控制电路具备: 第二 MOS晶体管，具有源极电极、漏极电极以及栅极电极，且所述栅极电极被供给所述驱动信号；以及电流反射镜电路，连接于所述第二 MOS晶体管的漏极电极与所述第一电源线间，或者连接于所述第二 MOS晶体管的漏极电极与所述第二电源线间，所述电流反射镜电路的输出被供给至所述第一 MOS晶体管的栅极电极。
6.一种静电保护电路，其特征在于，具备: 第一电源线，被施加高电位侧的电源电压； 第二电源线，被施加低电位侧的电源电压； 触发电路，具有电阻与电容的串联电路，该电阻与电容连接于所述第一电源线与所述第二电源线间，该触发电路对所述第一电源线与所述第二电源线间的电压进行响应并输出触发信号； 缓冲电路，对所述触发信号进行响应并输出驱动信号； NMOS并联晶体管，其主电流路径连接于所述第一电源线与所述第二电源线间，其栅极电极被供给所述驱动信号；以及 控制电路，连接于所述第一电源线与所述第二电源线之间，对所述驱动信号进行响应，将所述NMOS并联晶体管的栅极电极电连接于所述第一电源线。
7.一种静电保护电路，其特征在于，具备: 第一电源线，被施加高电位侧的电源电压； 第二电源线，被施加低电位侧的电源电压； 触发电路，具有电阻与电容的串联电路，该电阻与电容连接于所述第一电源线与所述第二电源线间，该触发电路对所述第一电源线与所述第二电源线间的电压进行响应并输出触发信号； 缓冲电路，对所述触发信号进行响应，输出驱动信号； PMOS并联晶体管，其主电流路径连接于所述第一电源线与所述第二电源线间，其栅极电极被供给所述驱动信号；以及 控制电路，连接于所述第一电源线与所述第二电源线之间，对所述驱动信号进行响应，将所述PMOS并联晶体管的栅极电极电连接于所述第二电源线。
【文档编号】H02H9/04GK104242282SQ201410067938
【公开日】2014年12月24日 申请日期:2014年2月27日 优先权日:2013年6月12日
【发明者】加藤一洋 申请人:株式会社东芝