专利名称：可节省芯片面积的静电放电保护电路的制作方法
技术领域：
本发明涉及一种静电放电保护电路，特别涉及一种可节省芯片面积的静 电放电保护电路。
背景技术：
在一般所制造出来的芯片中，由于其尺寸小，操作电压与电流也都极低， 因此内部负责主要计算的核心电路在元件的电位切换也需要做到相当精确的 程度。然而，由于芯片在实际运作的过程中，常需要安置于其它电子装置的 周围以缩小电子产品的体积，因此芯片中所包含的核心电路极容易受到这些 电子装置所产生的静电的影响，并造成如骨牌效应般的运作错误。为了使得
核心电路不会受到静电的影响，因此在一^:的芯片中都会设置有静电放电保 护电路(Electrostatic Discharge Immunizing Circuit, ESD Immunizing Circuit),以提供静电的放电路径的方式，将周围电子装置所产生的静电加 以放电，以避免影响到核心电路的运作。在现有技术中，核心电路都会尽量 的设置于芯片的中心，并将静电放电保护电路设置于芯片的周围，以使得静 电放电保护电路可在尽量远离核心电路的前提下，除了防止静电过于靠近核 心电路而影响其运作外，亦可诱导静电被放电。然而，当核心电路是以模拟 电路实施时，由于核心电路本身体积亦较小，因此现有技术中的核心电路将 对静电特别的敏感以致于受到影响，并造成核心电路的模拟输出入信号受到 千扰而使得芯片整体的运算出现错误。为了解决这样的问题，在现有技术中 亦有某些芯片藉由在其外围加设额外的静电放电干扰电路来确保静电可以被 完全放电；然而，这样的芯片也必须承受本身面积增加的代价，因此皆为较 不经济的解决方案。
发明内容
本发明提供一种可节省芯片面积的静电放电保护电路。该静电放电保护 电路包含一核心电路、 一主静电放电保护电路及至少一辅助静电放电保护电 路。该核心电路设置在一芯片上。该主静电放电保护电路以环绕该核心电路 的方式设置在该芯片上。该辅助静电放电保护电路设置在该核心电路与该主 静电放电保护电路之间，并偏压于一第一电压源与一第一接地端之间。该辅 助静电放电保护电路包含一第一限电器、至少一彼此并联的第一电流限流元 件及至少 一彼此并联的第二电流限流元件。该第 一限电器的第 一端耦接于该 第一电压源，且其第二端耦接于该第一接地端。该第一电流限流元件的正偏 压端耦接于一信号输入端，且其负偏压端耦接于该第一电压源。该第二电流 限流元件的正偏压端耦接于该第一接地端，且其负偏压端耦接于一信号输出 端。该核心电路的第一端耦接于该第一电压源，且其第二端耦接于该第一接 地端。
图1为本发明所提供安装于芯片的静电放电保护电路的概略示意图。
图2为本发明的一较佳实施例中，图1所示的静电放电保护电路的详细示意图。图3为图2的静电放电保护电路中带有正电子的静电电流流经辅助静电 放电保护电路的路径示意图。图4为图2的静电放电保护电路中带有负电子的静电电流流经辅助静电 放电保护电路的路径示意图。图5为图2的静电放电保护电路中带有正电子的静电电流流经主静电放 电保护电路的路径示意图。图6为图2的静电放电保护电路中带有负电子的静电电流流经主静电放 电保护电路的路径示意图。附图符号说明
100
102
104
106
108
110、 112、 120、 122 114、 116芯片静电放电保护电路 核心电路主静电放电保护电路 辅助静电^:电保护电路 电流限流元4牛 限电器。
具体实施例方式
为了解决现有技术中，当芯片的核心电路以模拟电路实施时，静电放电 保护电路无法完全将静电放电来保护核心电路的缺点，或是为了解决现有技 术中在芯片外围加装额外的静电放电保护电路以致于要付出增加芯片面积的 代价的缺点，本发明提供一种可节省芯片面积的静电放电保护电路。
请参阅图1，其为本发明所提供安装于芯片100的静电放电保护电路102
的概略示意图。静电放电保护电路102包含一核心电路104、 一主静电;^文电 保护电路106以及一辅助静电放电保护电路108。核心电路104设置在芯片 IOO的中心。请注意，如图l所示，芯片100涵盖有核心电路104、核心电力 环(Core Power Ring)以及输入/输出单元(I/O Cell)区等区域，辅助静电放 电保护电路108被图1所示的核心电力环所涵盖，且主静电放电保护电路106 被图1所示的输入/输出单元区所涵盖。请注意，核心电力环所涵盖的辅助静 电放电保护电路108的数量可不只一个，且输入/输出单元区所涵盖的主静电 放电保护电路106也可不只一个，只是为了方便说明，故图l仅图示出一个 主静电放电保护电路106与一个辅助静电放电保护电路108。再者，图l所 示仅为芯片100的一部份，换言之，图1所示的核心电路104、核心电力环、 及输入/输出单元区也仅图标出各自的一部份。主静电放电保护电路106是以 环绕于核心电路104的方式设置在芯片100上。本发明所提供的静电放电保 护电路102与现有技术中所提供的静电放电保护电路的主要不同处在于辅助 静电放电保护电路108的设置。如以上所述，核心电路104位于芯片100的 中心，而主静电放电保护电路106环绕于核心电路104的周围，并对应于输 入/输出单元区中所包含至少一个输入/输出单元。辅助静电放电保护电路108 设置在上述的核心电力环，其实际上为芯片100中核心电路104与主静电放 电保护电路106之间所形成的环状中空空间；在现有技术的芯片中，核心电 源环是中空，以用来避免静电到达核心电路。然而在本发明中，是利用原本 即存在的核心电源环来放置辅助静电放电保护电路108，以在避免付出增加 芯片面积的代价的前提下使得静电可更确实的被放电。
请同时参阅图2与图1。图2为本发明的一较佳实施例中图1所示的静 电放电保护电路102的详细示意图。请注意，为了方便说明本发明的静电放 电保护电路102,图2是与图1相同，亦仅图标出芯片100的一部份。图2
中所示的主静电保护电路106与图l所示相同，被输入/输出单元区所涵盖， 然而由于为了简化图示，图2中仅图示出部分图1所示的输入/输出单元区。 图2所示的辅助静电放电保护电路108亦被图1所示的核心电力环所涵盖， 然而亦为了简化图标，故未图标出核心电力环。如图2所示，辅助静电放电 保护电路108包含二个彼此并联的第一电流限流元件110、 二个彼此并联的 第二电流限流元件112以及一第一限电器(Power Clamp)114。主静电放电保 护电路106包含一第二限电器116 、以及多个彼此并联的电流限流元件组118。 每一电流限流元件组118包含一第三电流限流元件120与一第四电流限流元 件122，且同一组电流限流元件组118之内的第四电流限流元件122与第三 电流限流元件120并联。芯片IOO上另设有一第一电压源AIP以及一第一接 地端AIG,以用来对辅助静电放电保护电路108偏压。在本发明的一较佳实 施例中，第一电压源AIP是一模拟隔绝电压源(Analog Isolation Power), 且第一接地端是一才莫拟隔绝接地端(Analog Isolation Ground)。芯片100上 亦另设有一第二电压源AP与一第二接地端AG,以用来对主静电力文电保护电 路106偏压。第一电压源AIP独立于第二电压源AP,且第一接地端AIP独立 于第二接地端AG。在本发明的一较佳实施例中，第二电压源AP是一模拟电 压源(Analog Power),且第二接地端AG是一才莫拟接地端(Analog Ground)。 芯片100上设有一信号输入端AI与一信号输出端AO,以用来输入或输出芯 片100所处理的信号。在本发明的一较佳实施例中，信号输入端AI是一模拟 信号输入端(Analog I叩ut)，且信号输出端AO是一模拟信号输出端(Analog Output),以用来输入或输出芯片100所处理的模拟信号。如图2所示，第一 限电器104的第一端耦接于第一电压源AIP,且第二端耦接于第一接地端AIG。 第一电流限流元件110的正偏压端耦接于信号输入端AI,且负偏压端耦接于 第一电压源AIP。第二电流限流元件112的正偏压端耦接于第一接地端AIG， 且负偏压端耦接于信号输出端A0。核心电路1(M的第一端耦接于第一电压源 AIP，且第二端耦接于第一接地端AIG。第二限电器106的第一端耦接于第二 电压源AP,且其第二端耦接于第二接地端AG。第三电流限流元件的正偏 压端耦接于信号输入端AI,且其负偏压端耦接于第二电压源AP。第四电流限 流元件122的正偏压端耦接于第三电流限流元件120的正偏压端，且其负偏 压端耦接于第二接地端AG,因此在同 一电流限流元件组内，第四电流限流元 件122与第三电流限流元件120并联。图2中第二电压源AP或第二接地端
AG与各电流限流元件组118中间所形成的空隙代表中间仍有其它电流限流元 件组118的存在，只是为了简化图2的表示，因而未图示出来。
请参阅图3、图4、图5、图6。图3为图2的静电放电保护电路102中 带有正电子的静电电流流经辅助静电放电保护电路108的路径示意图。图4 为图2的静电放电保护电路102中带有负电子的静电电流流经辅助静电放电 保护电路108的路径示意图。图5为图2的静电放电保护电路102中带有正 电子的静电电流流经主静电放电保护电路106的路径示意图。图6为图2的 静电放电保护电路102中带有负电子的静电电流流经主静电放电保护电路 106的路径示意图。如图3所示，带有正电子的静电电流会由信号输入端AI 经由一第一电流限流元件110、第一限电器114以及一第二电流限流元件112 以流至信号输出端AO。在上述的静电电流路径中，第一限电器114扮演了最 重要的角色，因为当带有正电子的静电电流流过任一个第 一 电流限流元件110 后，必需要能够被第一限电器114所引导而不至于流经核心电路104，此是 限电器本身的特性，故在此不再加以赘述。同理，如图4所示，带有负电子 的静电电流亦会由信号输出端AO经由一第二电流限流元件112、第一限电器 114以及一第一电流限流元件110以流至信号输入端AI,并藉由第一限电器 114的辅助来引导静电电流不至流经核心电路104。在图5中，带有正电子的 静电电流会由信号输入端AI流经一第三电流限流元件120、第二限电器116、 以及一第四电流限流元件122以流至信号输出端AO。在图6中，带有负电子 的静电电流会经由信号输出端AO流经一第三电流限流元件120、第二限电器 116、以及一第四电流限流元件122以流至信号输入端AI。在主静电放电保 护电路106中的静电放电路径皆是藉由第二限电器116的辅助来防止静电电 流流至核心电路104,故在此不加以赘述。
请注意，以上本发明所述的电流限流元件可以二极管或晶体管来实施。 辅助静电放电保护电路108所包含的第一电流限流元件110与第二电流限流 元件112的个数不限于上述各图所图示的二个。电流限流元件组118的个数 亦可不限于如上述各图所图示的四个，因为芯片100中亦可设置有至少一个 的信号输入端AI、信号输出端AO、第一电压源AIP及第一接地端AIG,这同 时也是以上各图中仅图标出芯片100的一部份的原因。换言之，对于上述各 图中所图标的各元件的个凝^故更换并不构成脱离本发明的范畴的事实。除此 以外，由于以上各图皆只图标出芯片IOO的一部份，因此，对于核心电路104
的个数、主静电放电保护电路106中电流限流元件组118的个数、以及辅助 静电放电保护电路108的个数更替为其它数量所形成的实施例亦不构成脱离 本发明的范畴的事实。请注意，虽然在本发明的较佳实施例中，图2所示的信号输入端AI与信 号输出端AO是模拟信号输入端与模拟信号输出端，然而信号输入端AI与信 号输出端AO亦可为数字信号输入端与数字信号输出端，且同样可以达到本发 明中在不增加芯片面积下防止核心电路受到静电损害的目的。同理，图2所 示的第一电压源AIP亦可为一数字隔绝电压源(Digital Isolation Power), 第一接地端AIG亦可为一数位隔绝接地端(Digital Isolation Ground)，第 二电压源AP亦可为一数字电压源，且第二接地端AG亦可为一数位接地本发明提供一种静电放电保护电路，藉由设置一辅助静电放电保护电路 于芯片中所形成的核心电力环中，使得本发明相较于现有技术时，可以在不 付出增加芯片面积的代价下辅助主静电放电保护电路更为确实的将静电放 电，以保护核心电路不至于受到静电的损害。以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均 等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种可节省芯片面积的静电放电保护电路，包含一核心电路，设置在一芯片上；一主静电放电保护电路，以环绕该核心电路的方式设置在该芯片上；及至少一辅助静电放电保护电路，设置在该核心电路与该主静电放电保护电路之间，并偏压于一第一电压源与一第一接地端之间，该辅助静电放电保护电路包含一第一限电器，其第一端耦接于该第一电压源，且其第二端耦接于该第一接地端；至少一彼此并联的第一电流限流元件，其正偏压端耦接于一信号输入端，且其负偏压端耦接于该第一电压源；及至少一彼此并联的第二电流限流元件，其正偏压端耦接于该第一接地端，且其负偏压端耦接于一信号输出端；其中，该核心电路的第一端耦接于该第一电压源，且其第二端耦接于该第一接地端。
2. 如权利要求1所述的静电放电保护电路，其中，该主静电放电保护电 路偏压于一第二电压源与一第二接地端之间，该第一电压源独立于该第二电 压源，该第 一接地端独立于该第二接地端。
3. 如权利要求2所述的静电放电保护电路，其中，该第一电流限流元件与该第二电流限流元件皆为二极管。
4. 如权利要求2所述的静电放电保护电路，其中，该第一电流限流元件与该第二电流限流元件皆为晶体管。
5. 如权利要求3所述的静电放电保护电路，其中，该主静电放电保护电路包含一第二限电器，其第一端耦接于该第二电压源，且其第二端耦接于该第 二接地端；及多个彼此并联的电流限流元件组，每一电流限流元件组包含一第三电流限流元件，其正偏压端耦接于该信号输入端，且其负偏 压端耦接于该第二电压源；及一第四电流限流元件，其正偏压端耦接于该第三电流限流元件的正偏压端，且其负偏压端耦接于该第二接地端。
6. 如权利要求5所述的静电放电保护电路，其中，该第三电流限流元件 与该第四电流限流元件皆为二极管。
7. 如权利要求5所述的静电放电保护电路，其中，该第三电流限流元件 与该第四电流限流元件皆为晶体管。
8. 如权利要求1所述的静电放电保护电路，其中，该辅助静电放电保护 电路设置在该核心电路与该主静电放电保护电路之间所形成的一核心电力环 底下。
全文摘要
芯片中包含有一核心电路、一主静电放电保护电路以及一辅助静电放电保护电路。辅助静电放电保护电路设置在核心电路与主静电放电保护电路之间所形成的核心电力环之下，以在不需要付出芯片增加面积的代价下达到保护核心电路不受静电损害的目的。主静电放电保护电路与辅助静电放电保护电路皆设置有限电器与多个电流限流元件，并借助限电器的帮助引导静电电流不至于到达核心电路。
文档编号H01L23/60GK101339944SQ20071012741
公开日2009年1月7日 申请日期2007年7月5日 优先权日2007年7月5日
发明者吴德昌, 孙郁明, 王建国, 薛贵隆 申请人:联华电子股份有限公司