专利名称：静电击穿保护电路及半导体集成电路设备的制作方法
技术领域：
本发明涉及用于保护开漏(open-drain)输出晶体管免受静电击穿 的静电击穿保护电路、以及结合有该静电击穿保护电路的半导体集成 电路设备。
背景技术：
通常在半导体集成电路设备中，广泛采用结合有开漏输出晶体管 的输出电路，作为逻辑信号输出手段。
然而，上述输出电路的不利之处在于，如果将剧烈上升的脉冲(例 如静电脉冲)施加到输出端子(即，输出晶体管的漏极)，则通过输出 晶体管的栅极与漏极之间存在的寄生电容等，使输出晶体管的栅极电 势升高。因此，输出晶体管错误地导通，引起过电流在其源极与漏极 之间流动。这可能导致输出晶体管的击穿。
如上所述，结合有开漏输出晶体管的输出电路提供了简单的电路 配置，然而不利之处是对静电击穿的抵抗力较差。因此，传统半导体 集成电路设备采用设计来减小上述过电流的多种配置，例如在输出晶 体管与输出端子之间设置限流电阻器或在输出晶体管与地之间设置类 似齐纳二极管的箝位电路，作为保护输出晶体管免受静电击穿的装置。
作为与本发明相关的另一传统技术，本发明的申请人公开并提出
了一种包括开关电路的输出电路(见如下专利文献l)，其中当输出端 子与电源线之间的电势差超过预定水平时，所述开关电路进行操作； 当所述开关电路进行操作时，驱动输出晶体管，以将地与输出端子之 间导通。
专利文献l: JP-A-H02-27412
发明内容
本发明要解决的问题
的确，对于采用上述任何传统技术的半导体集成电路设备，通过 减小流经输出晶体管的过电流，可以降低输出晶体管遭受损坏的可能 性。
然而，所有这些传统技术简单地减小流经输出晶体管的过电流的 前提是，假设输出晶体管错误导通是由施加至其上的静电脉冲等引起 的。因此，这些传统技术都不能从根本上防止静电击穿(从根本上防 止输出晶体管错误地导通)。
专利文献1的传统技术的研发仅考虑到在半导体集成电路设备的 正常工作状态下(在向其提供电能的状态下)防止该设备中的静电击 穿，而未考虑在半导体集成电路设备的隔离状态下(未向其提供电能 的状态下)防止该装置中的静电击穿。
本发明的目的是提供一种静电击穿保护电路，该静电击穿保护电 路在不需要电能的情况下，防止开漏输出晶体管由于施加其上的静电 脉冲等而错误地导通，从而保护开漏输出晶体管免受静电击穿，本发 明的目的还在于提供一种具有这种静电击穿保护电路的半导体击穿电 路装置。
解决问题的手段
为了实现上述目的，根据本发明一个方面，用于保护开漏输出晶 体管免受静电击穿的静电击穿保护电路包括二极管，其阳极与所述 输出晶体管的信号输入端子连接，其阴极与所述输出晶体管的栅极连 接；第一电阻器，其一端与所述信号输入端子连接，其另一端接地； 以及PNP双极型晶体管或P沟道场效应晶体管，其发射极或源极、基 极或栅极、集电极或漏极分别与所述输出晶体管的栅极、第一电阻器 的所述一端和地连接(第一配置)。
第一配置的静电击穿保护电路还可以包括箝位元件，与所述输 出晶体管并联，所述箝位元件的触发电压设为低于所述输出晶体管的 设计耐压(第二配置)。
第一或第二配置的静电击穿保护电路还可以包括第二电阻器，
连接在所述PNP双极型晶体管的集电极或所述P沟道场效应晶体管的 漏极与地之间；以及多级NPN双极型晶体管，以达林顿组态
(Darlington configuration)连接在所述输出晶体管的栅极与地之间， 所述NPN双极型晶体管的第一级的基极与第二电阻器的一端连接(第 三配置)。
根据本发明另一方面，半导体集成电路设备包括开漏输出晶体 管；反相器，用于向所述输出晶体管的栅极输入信号；以及静电击穿 保护电路，用于保护所述输出晶体管免受静电击穿。这里，所述半导 体集成电路设备包括第一和第二配置中任何一种静电击穿保护电路， 作为上述静电击穿保护电路(第四配置)。
本发明有益效果
采用根据本发明的静电击穿保护电路，可以在不需要电能的情况 下，防止开漏输出晶体管由于施加其上的静电脉冲等而错误地导通， 从而保护开漏输出晶体管免受静电击穿。这提高了具有这种静电击穿 保护电路的半导体集成电路设备的可靠性和易操作性。
图1是示意性地示出了根据本发明的电机驱动器IC的配置的布局
图2是示出了作为第一实施例的静电击穿保护电路41的电路图； 图3是示出了作为第二实施例的静电击穿保护电路41的电路图； 图4是示出了静电击穿保护电路41的修改示例的电路图； 图5A是示出了静电击穿保护电路41的另一修改示例的电路以及
图5B是示出了静电击穿保护电路41的再一修改示例的电路图。
附图标记列表
1 逻辑电路
2 前置驱动器
3 驱动器
4 FG信号输出电路
5 调节器
6 霍尔比较器
41 静电击穿保护电路
Nl N沟道场效应晶体管(输出晶体管)
N2和N3 N沟道场效应晶体管
Pl P沟道场效应晶体管
Dl 二极管
R1到R3 电阻器
Qpl PNP 双极型晶体管
Qnl到Qn4 NPN双极型晶体管
CL 箝位元件
具体实施例方式
下面将描述将本发明应用于对电机(例如打印机或传真机的送纸 电机)的驱动进行控制的电极驱动器IC的示例。
图1是示意性地示出了根据本发明的电机驱动器IC的配置的布局 图。如图1所示，本实施例的电机驱动器IC具有多种外部端子(u， V， W， VCC， FG， VREG， HU+， HU-， HV+， HV画，HW+和HW-)， 作为与IC外部进行电连接的装置。
本实施例的电机驱动器IC的电路元件有逻辑电路1、前置驱动器 2、驱动器3、 FG信号输出电路4、调节器5和霍尔比较器6。
U， V和W端子用作外部端子，通过这些外部端子将驱动信号分 别馈送至电机的三相(U， V和W相)电机线圈。因为施加高电压作 为这些外部端子的驱动信号，所以这些外部端子设计为耐高电压。
VCC端子用作通过其从IC外部的电源线接收电能的外部端子。 因为施加高电压(例如，最大36V)作为VCC端子的输入电压，所 以VCC端子设计为耐高电压。
FG端子用作通过其向IC外部馈送控制脉冲信号(FG信号)的
外部端子。在FG端子与电源线之间外部地连接上拉电阻器。
VREG端子用作通过其馈送由调节器电路5产生的恒定电压以作
为针对各个相的霍尔元件的电源电压的外部端子。
HU+， HU-， HV+， HV-， HW+和HW-端子用作通过其从IC外部 的三相霍尔元件(HU， HV和HW)接收各个相的霍尔信号的外部端 子。
逻辑电路1用作集中式地对电机驱动器IC中的整个操作(例如通 过使用FG信号输出电路4的FG信号输出控制，基于来自霍尔比较 器6的各个相的输出信号的电机恒速驱动控制和相控制，以及多种电 路保护控制)进行控制的装置。这里，将具体描述电机的恒速驱动控 制和相控制。逻辑电路1产生电机的各个相的前置驱动信号(uh， ul， vh， vl， wh和wl)，以将这些信号馈送至前置驱动器2，同时基于来 自霍尔比较器6的各个相的输出信号，控制电机转动速度和相反馈。
前置驱动器2用作对从逻辑电路1接收的前置驱动信号(uh， ul， vh， vl， wh和wl)进行电平移动和波形成形以产生电机各个相的驱动 信号(UH， UL， VH， VL， WH禾卩WL)、并将这些信号馈送至驱动 器3的装置。
驱动器3用作通过使用以H桥配置连接的功率晶体管(未示出) 来驱动电机的装置。功率晶体管根据馈送至其栅极的驱动信号(UH， UL， VH， VL， WH和WL)导通和截止，以驱动与U， V和W端子 外部连接的电机。
FG信号输出电路4包括开漏N沟道场效应晶体管Nl ，作为输出 晶体管。FG信号输出电路4根据来自逻辑电路1的输入信号使晶体 管N1导通和截止，以产生频率与电机的转动速率成比例的FG信号， 并经由FG端子将该FG信号馈送IC外部。本实施例的FG信号输出 电路4包括根据本发明的静电击穿保护电路41，作为用于保护输出晶 体管N1免受静电击穿的装置。稍后将详细描述静电击穿保护电路41 的配置和操作。
调节器5用作电压转换装置，用于根据经由VCC端子施加到其 上的输入电压，产生所需输出电压，以经由VREG端子将该输出电压
作为电源电压馈送至各个相的霍尔元件。
霍尔比较器6对经由HU (+/-)、 HV (+/-)和HW (+/-)端子施 加到其上的各个相的正弦霍尔信号(+/-)进行相互比较，以产生各个 相的矩形输出信号，并将这些各个相的矩形输出信号馈送至逻辑电路 1。
接下来，将参照图2详细描述第一实施例的静电击穿保护电路41 的配置和操作。
图2是示出了作为第一实施例的静电击穿保护电路41的电路图。
如图2所示，本实施例的静电击穿保护电路41包括二极管D1、 电阻器R1、 PNP双极型晶体管Qpl和箝位元件CL。
二极管D1的阳极与输出晶体管N1的信号输入端子(包括在逻辑 电路1的输出级中的反相器的输出端子)连接。二极管D1的阴极与 输出晶体管N1的栅极连接。
电阻器R1的一端与信号输入端子连接。电阻器R1的另一端接地。 电阻器R1的电阻设为几十千欧姆。
晶体管Qpl的发射极与输出晶体管N1的栅极连接。晶体管Qpl 的基极与电阻器R1的一端连接。晶体管Qpl的集电极接地。
箝位元件CL在FG端子与地之间与输出晶体管N1并联。箝位元 件CL用作在超过触发电压的过电压施加至FG端子时将FG端子与地 之间短路、以对该端子处的电压进行箝位的触发元件。箝位元件CL 的触发电压设为低于输出晶体管Nl的设计耐压。例如，在本实施例 的静电击穿保护电路41中，当输出晶体管的设计耐压是50V时，箝 位元件CL的触发电压设为42V。此外，箝位元件设计为能够忍耐足 够高的电压，以在施加有瞬时过电压(例如静电脉冲)时不会遭到损 坏。
下面将描述如上配置的静电击穿保护电路41是如何操作的。 首先对电机驱动器IC处于隔离状态(未向其提供电能的状态)的
情况进行详细描述。
在这种情况下，如果向FG端子施加静电脉冲等，则通过输出晶
体管N1的栅极与漏极之间存在的寄生电容Cgd，使输出晶体管N1的
栅极电势升高。这里，当输出晶体管N1的栅极与源极之间的电压超
过预定导通阈值电压(大约1.8V)时，输出晶体管N1错误地导通， 从而引起过电流在其源极与漏极之间流动。这可能导致输出晶体管Nl 的击穿。
另一方面，对于晶体管Qpl，如果向FG端子施加静电脉冲等， 则通过输出晶体管N1的栅极与漏极之间存在的寄生电容Cgd，使晶 体管Qpl的发射极电势升高。这里，当晶体管Qpl的基极与发射极之 间的电压超过预定导通阈值电压(大约0.7V)时，晶体管Qpl从截止 变为导通。具体地，晶体管Qpl在输出晶体管N1导通之前导通，从 而使晶体管N1的栅极接地。因此，输出晶体管N1的栅极与源极之间 的电压不会超过导通阈值电压，防止了输出晶体管N1错误地导通。
采用包括无源静电击穿保护电路41的FG信号输出电路4，可以 在不需要电能的情况下，防止通过寄生电容Cgd升高栅极电势。因此， 防止了开漏输出晶体管Nl由于施加至其上的静电脉冲等而错误地导 通。这有助于保护开漏输出晶体管Nl免受静电击穿。因此，采用本 实施例的电机驱动器IC，可以在电机驱动器IC处于隔离状态时，有 效地保护输出晶体管N1免受静电击穿。此外，采用本实施例的静电 击穿保护电路41，可以进一步提供栅极-源极保护，达到显著的下拉 效果。
采用本实施例的电机驱动器IC，如果向FG端子施加超过箝位元 件CL的触发电压的过电压，则箝位元件CL导通，以允许将FG端子 处的电压向地转移。因此，相比于静电击穿保护仅取决于输出晶体管 Nl的设计耐压的配置，这种配置可以更加有效地保护输出晶体管N1 免受静电击穿。
下面对电机驱动器IC处于正常工作状态(向其提供电能的状态) 的情况进行详细描述。
在这种情况下，当从逻辑电路1施加高电平输入信号时，电流通 过电阻器R1流向地，因此使晶体管Qpl的基极电势升高，以使晶体 管Qpl截止，从而向输出晶体管Nl的栅极正常施加高电平输入信号。 相反，当从逻辑电路1施加低电平输入信号时，无论晶体管Qpl是导 通还是截止，均向输出晶体管N1的栅极正常施加低电平输入信号。
如上所述，当电机驱动器IC处于正常工作状态时，静电击穿保护
电路41不会阻止输出晶体管N1导通和截止。
即使在电机驱动器IC处于正常工作状态时，如果向FG端子施加 超过箝位元件CL的触发电压的过电压，箝位元件CL也导通，以允 许将FG端子处的电压向地转移。因此，相比于静电击穿保护仅取决 于输出晶体管N1的设计耐压的配置，这种配置可以更加有效地保护 输出晶体管N1免受静电击穿。
下面将参照图3，详细描述第二实施例的静电击穿保护电路41的 配置和操作。
图3是示出了作为第二实施例的静电击穿保护电路41的电路图。
本实施例的静电击穿保护电路41的配置基本上与前述第一实施 例的配置相似。因此，使用图2中相同的附图标记对第一实施例中也 存在的部分进行标识，并不再重复对其的详细描述。以下描述集中于 本实施例的特征。
如图3所示，相比于前述第一实施例，本实施例的静电击穿保护 电路41还包括电阻器R2和R3以及NPN双极型晶体管Qnl和Qn2。
电阻器R2的一端与晶体管Qpl的集电极连接。电阻器R2的另 一端接地。
晶体管Qnl的集电极与输出晶体管N1的栅极连接。晶体管Qnl 的发射极经由电阻器R3接地。晶体管Qnl的基极与电阻器R2的一 端连接。
晶体管Qn2的集电极与输出晶体管N1的栅极连接。晶体管Qn2 的发射极接地。晶体管Qn2的基极与电阻器R3的一端连接。
换言之，相比于前述第一实施例，本实施例的静电击穿保护电路 41包括电阻器R2，连接在PNP双极型晶体管Qpl的集电极与地之 间；以及多级(在本实施例中，两级)NPN双极型晶体管Qnl和Qn2， 以达林顿组态连接在输出晶体管N1的栅极与地之间，第一级NPN双 极型晶体管Qnl的基极与电阻器R2的一端相连。
采用这种配置，当电机驱动器IC处于隔离状态时，如果向FG端 子施加静电脉冲等，则晶体管Qpl导通，引起晶体管Qnl和Qn2相 继地导通。这允许从输出晶体管N1的栅极快速汲取电流。因此，即 使施加了尖锐上升的静电脉冲等，也能够毫无延迟地防止通过寄生电 容Cgd使栅极电势升高。因此，可以防止输出晶体管N1错误地导通， 从而保护输出晶体管N1免受静电击穿。
虽然上述实施例论述了将本发明应用于电机驱动器IC，但是决不 意欲对实施本发明的配置进行限制；本发明可广泛应用于一般具有开 漏输出晶体管的半导体集成电路中。
除了通过上述实施例的具体描述之外，在不背离本发明精神的前 提下，可以存在多种修改和变体。
例如，虽然上述实施例论述了包括PNP双极型晶体管Qpl来作 为防止输出晶体管N1的栅极电势升高的装置，但是本发明不限于这 种配置。如图4所示，可以使用具有更高耐压的P沟道场效应晶体管 Pl取代晶体管Qpl。在采用这种配置的情况下，建议将晶体管P1的 源极、漏极和栅极分别与输出晶体管N1的栅极、地和电阻器R1的一 端连接。
在采用这种配置的情况下，还建议将晶体管Pl的导通阈值电压 降低到小于输出晶体管Nl的导通阈值电压，以便在输出晶体管Nl 的栅极电势升高时，晶体管P1在输出晶体管N1导通之前导通。例如， 如果输出晶体管N1的导通阈值电压是1.8V，则晶体管P1的导通阈值 电压建议设为l.OV，以低于输出晶体管N1的导通阈值电压。
虽然上述实施例论述了使用以达林顿组态连接的多级双极型晶体 管Qnl和Qn2作为从输出晶体管N1的栅极快速汲取电流的装置，但 是这并不旨在限制实施本发明的配置；取而代之的，如图5A和5B所 示，可以设置包括双极型晶体管Qn3和Qn4或场效应晶体管N2和 N3的电流反射镜电路。
工业实用性
本发明提供了在对具有开漏输出晶体管作为逻辑信号输出装置的 半导体集成电路设备的可靠性和易操作性进行改进方面十分有用的技 术。
权利要求
1.一种用于保护开漏输出晶体管免受静电击穿的静电击穿保护电路，包括二极管，其阳极与所述输出晶体管的信号输入端子连接，其阴极与所述输出晶体管的栅极连接；第一电阻器，其一端与所述信号输入端子连接，其另一端接地；以及PNP双极型晶体管或P沟道场效应晶体管，其发射极或源极与所述输出晶体管的栅极连接，其基极或栅极与第一电阻器的所述一端连接，以及其集电极或漏极接地。
2. 根据权利要求1所述的静电击穿保护电路，还包括 箝位元件，与所述输出晶体管并联连接，所述箝位元件的触发电压设为低于所述输出晶体管的设计耐压。
3. 根据权利要求l所述的静电击穿保护电路，还包括第二电阻器，连接在所述PNP双极型晶体管的集电极或所述P沟 道场效应晶体管的漏极与地之间；以及多级NPN双极型晶体管，以达林顿组态连接在所述输出晶体管的 栅极与地之间，所述NPN双极型晶体管的第一级晶体管的基极与第二 电阻器的一端连接。
4. 一种半导体集成电路设备，包括开漏输出晶体管；反相器，用于向所述输出晶体管的栅极输入信 号；以及静电击穿保护电路，用于保护所述输出晶体管免受静电击穿，其中所述半导体集成电路设备包括根据权利要求1所述的静电击 穿保护电路，作为所述静电击穿保护电路。
全文摘要
根据本发明的保护电路包括二极管(D1)，其阳极与栅极信号输入端子连接，其阴极与输出晶体管(N1)的栅极连接；电阻器(R1)，其一端与所述栅极信号输入端子连接，其另一端接地；PNP双极型晶体管(Qp1)，其发射极、基极、集电极分别与所述输出晶体管(N1)的栅极、电阻器(R1)的所述一端和地连接。采用这种配置，可以在不需要电能的情况下，防止开漏输出晶体管由于施加其上的静电脉冲等而错误地导通，从而保护开漏输出晶体管免受静电击穿。
文档编号H01L21/822GK101171680SQ20068001567
公开日2008年4月30日 申请日期2006年12月5日 优先权日2005年12月7日
发明者土桥正典 申请人:罗姆股份有限公司