专利名称：罩幕式只读存储器及其制造方法
技术领域：
本发明是有关于一种罩幕式只读存储器(mask read-only memory；MROM)，特别是有关于一种罩幕式只读存储器的布局。
罩幕式只读存储器(MROM)是一种最基本的只读存储器，其是利用一光罩来决定其记忆单元数组中的晶体管的连接状态或是其启始电压，以达到储存数据的目的。其不需因产品的改变而将其生产制程做大幅的修改，仅需更换程序代码光罩，因此非常适合大量生产。
如
图1所示，罩幕式只读存储器可分为记忆胞区10和周边电路区11。图2A是绘示传统的罩幕式只读存储器的记忆胞区的排列图，其等效电路图如图2B所示。其记忆胞区的制造方法，如下所述。
首先，提供P型半导体基底，于基底内形成彼此平行排列的埋入式N型掺杂层12，以做为源极/汲极，接着于记忆胞区形成全面性的抗击穿(cell anti-punch through)层14，之后于P型半导体基底上形成闸极氧化层和复晶硅层，再以微影和蚀刻技术定义复晶硅层，以形成与埋入式N型掺杂层(即源极/汲极)12垂直的闸极16。之后，于记忆胞区的闸极16两侧的基底内埋入表面层18。最后以离子布植方式埋入程序代码(buried code)，而形成程序代码层20。
图3A是绘示传统详细的罩幕式只读存储器的记忆胞区的布局图及其电流方向，图中是仅显示出一闸极36。其中光阻图案30是用以形成N型掺杂区31，而埋入式N型掺杂层32则经由N型掺杂区31与接触窗52电性耦接。因此，在正常的情况下，其电流流向为汲极的接触窗52、N型掺杂区31、埋入式N型掺杂层32、闸极层36、埋入式N型掺杂层32、N型掺杂区31、源极的接触窗52。若在程序代码层40以离子布植进行埋码，则将无电流流通，如图3B所示。
以0.6微米的罩幕式只读存储器的技术为例，光阻图案30超出操作区42的延伸量为0.5微米。若使用高曝光产能型光阻来制备光阻图案30，会导致负关键尺寸偏差(negative CD bias)，而缩小0.15至0.2微米。机台间会导致重叠偏移(overlay shift)约在±0.3微米的范围。基于以上种种原因以及整个IC制程的侧向扩散(lateral diffusion)等因素，会造成N型掺杂区31与操作区(operation domain)42产生如图4所示的漏电流路径，使得此组件在低电压(0.8伏特)不正常地动作。
就N型掺杂黄光制程的负关键尺寸偏差和重叠偏移的问题来看，对0.6微米的MROM而言，若使用具有负关键尺寸偏差的高曝光产能的光阻，则含产率预测的晶圆可接受测试(wafer acceptance test；WAT)的重叠接受范围(overlay window)只有0.23微米；若使用关键尺寸偏差为零的光阻，则其重叠接受范围至少为0.33微米。因此，N型掺杂层对重叠至操作区的情况非常敏感。
发明内容
有鉴于此，本发明提供另一种布局图案来改善上述的问题。此外，本发明提供一种MROM组件的布局图案，使得在制备过程中，不需考虑N型掺杂层至操作区的重叠。
因此，本发明提供一种MROM组件的布局图案，包括第一埋入式N型掺杂层、第二埋入式N型掺杂层、第一接触窗、第二接触窗和闸极。第一埋入式N型掺杂层位于记忆胞区，且具有第一端和第二端，其第一端延伸至周边电路区。第二埋入式N型掺杂层位于记忆胞区，亦具有第一端和第二端，且其第一端与第一埋入式N型掺杂层的第一端同侧，其第二端与第一埋入式N型掺杂层的第二端同侧，此第二埋入式N型掺杂层的第二端是延伸至周边电路区，而第一埋入式N型掺杂层和第二埋入式N型掺杂层彼此互相平行。第一接触窗位于第一埋入式N型掺杂层的第一端。第二接触窗位于第二埋入式N型掺杂层的第二端。闸极是垂直于第一和第二埋入式N型掺杂层。
本发明并提供一种罩幕式只读存储器的制造方法，此方法如下所述。于基底表面形成垫氧化层，之后于基底内的记忆胞区及靠近记忆胞区的周边电路区形成彼此平行的埋入式N型掺杂层，其中埋入式N型掺杂层延伸至周边电路区的末端是分别对应于接触窗。接着于基底内的记忆胞区的埋入式N型掺杂层下缘形成抗击穿层。然后剥除垫氧化层，并于基底表面形成闸极氧化层，以及于闸极氧化层上形成彼此平行的闸极，且垂直于埋入式N型掺杂层。继续于基底内的记忆胞区形成表面层，最后再以埋入码方式进行填码。
图1为罩幕式只读存储器的结构；图2A为传统的罩幕式只读存储器的记忆胞区的排列图；图2B为图2A的等效电路图；图3A为正常情况下的传统的罩幕式只读存储器的记忆胞区的布局图及其电流方向；图3B为埋入程序代码的传统的罩幕式只读存储器的记忆胞区的布局图及其电流方向；图4为异常情况下的传统的罩幕式只读存储器的记忆胞区的布局图及其漏电流产生的路径；图5A为本发明的罩幕式只读存储器的记忆胞区无埋入程序代码的布局图及其电流方向；图5B为本发明的罩幕式只读存储器的记忆胞区有埋入程序代码的布局图及其电流方向；图6至图12是表示本发明的罩幕式只读存储器的制造方法。
图号说明10 记忆胞区11 外围电路区12、32、112、208 埋入式N型掺杂层14、212 抗击穿层16、36、116、216 闸极18、220 表面层20、40、120、234 程序代码层30 光阻图案31 N型掺杂区42、122、242 操作区
52、132 接触窗200 基底201 周边电路区的N型井区202 记忆胞区的P型井区203 周边电路区的P型井区204 垫氧化层206、210、218、222、228、232 光阻图案层214 闸极氧化层224 淡掺杂源极/汲极226 间隙壁230 源极/汲极因此，利用本发明的布局图所形成的罩幕式只读存储器组件，是在预定的高压趋动下激活，且不会有漏电流产生。且在整个制备过程中，不需考虑埋入式N型掺杂层至操作区122的重叠。
图6至图12是表示本发明的罩幕式只读存储器的制造方法。请参照图6，提供基底200，于基底200表面形成一层垫氧化层204后，于周边电路区和记忆胞区的基底200内形成P型井区和N型井区，其中记忆胞区的基底200内是形成记忆胞区的P型井区202。接着于垫氧化层204上形成一层光阻图案层206，此光阻图案层206是暴露出内存的源极/汲极的预定区域。之后，以此光阻图案层206为罩幕，进行离子布植，以于基底200中形成彼此平行排列的埋入式N型掺杂层208，所使用的掺质为磷或砷，因为掺质的剂量与能量则为习用，因非关本发明的重点，于此不再赘述。所形成的埋入式N型掺杂层208是延伸至周边电路区的P型井区203，而预定形成的接触窗则位于此埋入式N型掺杂层208的末端。而延伸至周边电路区的P型井区203的埋入式N型掺杂层208末端亦为NMOS的源极/汲极。
与传统的布局相较，本发明的埋入式N型掺杂层208是自记忆胞区延伸至周边电路区的P型井区203，而传统的埋入式N型掺杂层(如图2A的标号12，以及第3图和图4的标号32)是仅配置于记忆胞区。
接着请参照图7，剥除上述的光阻图案层206后，继续于垫氧化层204上形成另一层光阻图案层210，此光阻图案层210是暴露出记忆胞区。之后，以此光阻图案层210为罩幕，进行离子布植，以于基底200中埋入式N型掺杂层208下缘形成全面性的抗击穿层212，因为掺质的剂量与能量则为习用，因非关本发明的重点，于此不再赘述。
之后，于周边电路区和记忆胞区形成闸极氧化层和闸极，如图8所示，剥除上述的光阻图案层210后，去除垫氧化层204，并于基底200表面另形成一层闸极氧化层214，并于闸极氧化层214上形成闸极216，闸极216之间彼此互相平行，且与埋入式N型掺杂层208成垂直排列。闸极氧化层214的形成方法为热氧化法，所形成的闸极氧化层214于埋入式N型掺杂层208表面是呈较其它区域为厚的状况，其原因在于此区域硅原子排列遭受过离子布植处理，故氧化速度较高，使得此区域的闸极氧化层214较厚。
接着请同时参照图9A和图9B，于基底200上形成光阻图案层218，其暴露出记忆胞区。之后以此光阻图案层218为罩幕，进行离子布植，以于记忆胞区的埋入式N型掺杂层208之间以与闸极216之间形成表面层220，因为掺质的剂量与能量则为习用，因非关本发明的重点，于此不再赘述。此表面层220是用以避免相邻的位线(即埋入式N型掺杂层208)间的表面漏电流。
经过上述的制程处理后，记忆胞区的组件大致已形成，之后对周边电路区的P型井区203的部分进行源极/汲极的制程，如图10和图11所示，以形成NMOS。
请参照图10，于基底200上形成一层光阻图案层222，其大致暴露出周边电路区的P型井区203，然而并不包括靠近记忆胞区的区域，因为此区域的源极/汲极已于制造埋入式N型掺杂层208时即包含于内。之后，以此光阻图案层222为罩幕，进行离子布植，以于闸极216两侧的P型井区203内形成N型的淡掺杂源极/汲极224，所使用的掺质为磷或砷，因为掺质的剂量与能量则为习用，因非关本发明的重点，于此不再赘述。
请参照图11，剥除光阻图案层222后，于闸极216两侧形成间隙壁226。接着于基底200上形成一层光阻图案层228，此光阻图案层228的图案是与前一步骤所使用的光阻图案层222的图案相同，其大致暴露出周边电路区的P型井区203，且不包括靠近记忆胞区的区域，因为此区域的源极/汲极已于制造埋入式N型掺杂层208时即包含于内。之后，以此光阻图案层228为罩幕，进行离子布植，以于已形成间隙壁226的闸极216两侧的P型井区203内形成N型的掺杂区，其与之前所形成N型的淡掺杂源极/汲极224共同构成源极/汲极230，所使用的掺质为磷或砷，因为掺质的剂量与能量则为习用，因非关本发明的重点，于此不再赘述。
与传统的布局及制造方法相较，本发明的埋入式N型掺杂层208包含了靠近记忆胞区附近的周边电路区的P型井区203处的源极/汲极，因此在进行上述的周边电路区的P型井区203的N型掺杂源极/汲极制程时，即使光阻图案层222和228发生关键尺寸偏差和重叠偏移等问题，亦不会影响到操作区242的正常操作。
最后以埋入码方式进行填码，如图12所示，于基底200上形成光阻图案层232，此光阻图案层232暴露出记忆胞区欲形成短路的MOS的区域，利用离子布植制程形成程序代码层234，所使用的掺质为磷或砷，因为掺质的剂量与能量则为习用，因非关本发明的重点，于此不再赘述。
权利要求
1.一种罩幕式只读存储器，可分为一记忆胞区和一周边电路区，至少包括一第一埋入式N型掺杂层，位于该记忆胞区，且具有一第一端和一第二端，该第一埋入式N型掺杂层的该第一端延伸至该周边电路区；一第二埋入式N型掺杂层，位于该记忆胞区，且具有与该第一埋入式N型掺杂层的该第一端同一侧的一第一端，以及具有与该第一埋入式N型掺杂层的该第二端同一侧的一第二端，该第二埋入式N型掺杂层的该第二端延伸至该周边电路区，其中该第一埋入式N型掺杂层和该第二埋入式N型掺杂层互相平行；一第一接触窗，位于该第一埋入式N型掺杂层的该第一端；一第二接触窗，位于该第二埋入式N型掺杂层的该第二端；以及一闸极，与该第一和该第二埋入式N型掺杂层垂直。
2.根据权利要求1所述的罩幕式只读存储器，其特征在于该第一埋入式N型掺杂层的该第一端延伸至该周边电路区的一P型井区，且该第二埋入式N型掺杂层的该第二端延伸至该周边电路区的该P型井区。
3.根据权利要求1所述的罩幕式只读存储器，其特征在于更包括一抗击穿层，位于该记忆胞区的该第一和该第二埋入式N型掺杂层的下缘。
4.根据权利要求3所述的罩幕式只读存储器，其特征在于该抗击穿层为P型。
5.根据权利要求1所述的罩幕式只读存储器，其特征在于更包括一表面层，位于该记忆胞区的该第一和该第二埋入式N型掺杂层之间，以及该闸极两侧。
6.一种罩幕式只读存储器的制造方法，该罩幕式只读存储器可分为一记忆胞区和一周边电路区，该方法至少包括提供一基底；于该基底表面形成一垫氧化层；于该基底内的该记忆胞区及靠近该记忆胞区的该周边电路区形成复数个彼此平行的埋入式N型掺杂层，其中该埋入式N型掺杂层延伸至该周边电路区的末端是分别对应于复数个接触窗；于该基底内的该记忆胞区的该埋入式N型掺杂层下缘形成一抗击穿层；剥除该垫氧化层；于该基底表面形成一闸极氧化层；于该闸极氧化层上形成复数个彼此平行的闸极，且垂直于该埋入式N型掺杂层；于该基底内的该记忆胞区形成一表面层；以及以离子布植的方式埋入程序代码。
7.根据权利要求6所述的罩幕式只读存储器的制造方法，其特征在于该埋入式N型掺杂层的末端是延伸至该周边电路区的一P型井区。
8.根据权利要求6所述的罩幕式只读存储器的制造方法，其特征在于每一埋入式N型掺杂层延伸至该周边电路区的末端是对应于该周边电路区的一NMOS的一源极/汲极。
9.根据权利要求6所述的罩幕式只读存储器的制造方法，其特征在于该埋入式N型掺杂层延伸至该周边电路区的末端是为该周边电路区的复数个源极/汲极的一部分。
10.根据权利要求9所述的罩幕式只读存储器的制造方法，其特征在于在进行填码之前，更包括于该基底内的该周边电路区形成另一部分的源极/汲极。
全文摘要
本发明的罩幕式只读存储器包括彼此互相平行的第一埋入式N型掺杂层和第二埋入式N型掺杂层、分别与其相对应的第一接触窗和第二接触窗、以及与其垂直的闸极；其中第一埋入式N型掺杂层的第一端延伸至周边电路区，且第一接触窗配置于此；第二埋入式N型掺杂层的第二端亦延伸至周边电路区，且第二接触窗配置于此；第一埋入式N型掺杂层的第一端与第二埋入式N型掺杂层的第一端同侧，且第一埋入式N型掺杂层的第二端与第二埋入式N型掺杂层的第二端同侧。
文档编号H01L21/8246GK1459865SQ02119729
公开日2003年12月3日 申请日期2002年5月14日 优先权日2002年5月14日
发明者许荣显, 曾健庭, 周宏昕, 陈世雄 申请人:台湾积体电路制造股份有限公司