专利名称：半导体器件以及半导体器件的驱动电路的制作方法
技术领域：
本发明涉及在内部安装了绝缘栅型双极晶体管(IGBT(绝缘栅双极晶体管))的半导体器件以及半导体器件的驱动电路。
背景技术：
作为用于在断开时把N型的IGBT内存在的PNP双极晶体管基·射之间短路而添加了控制用PMOS晶体管的半导体器件，例如有在非专利文献1中公开的半导体器件。
非专利文件1H.P.Yee，P.O.Lauritzen and Robert B.Darling，“The Fast Turn Off Advanced IGBT，a New DeviceConcept，”The 6thInternational Symposium on Power SemiconductorDevices and ICs，pp.63-67，1994但是，即使在添加了控制用PMOS晶体管的结构中，仍然存在着难以保持低有效导通电阻和低开关损失的同时驱动IGBT的问题。
发明内容
本发明是为解决上述的问题而产生的，目的在于供给得到具有动作控制简单而且可靠的元件构造的IGBT的半导体器件，以及保持低有效导通电阻和低开关损失的同时驱动半导体器件的半导体器件的驱动电路。
本发明方案1的半导体器件具备在第1以及第2主电极之间连接第1导电类型的第1绝缘栅型晶体管和第2导电类型的双极晶体管构成的第1导电类型的IGBT；在上述IGBT断开时用于把上述双极晶体管基·射之间短路而添加的第2导电类型的第2绝缘栅型晶体管，把上述第2绝缘栅型晶体管的栅极绝缘膜的膜厚设定成满足上述IGBT的元件耐压以上的预定元件耐压的膜厚。
本发明方案1的半导体器件把第2绝缘栅型晶体管的栅极氧化膜的膜厚设定为满足IGBT的元件耐压以上的预定元件耐压的膜厚。从而，由于能够用与供给到IGBT的第1、第2主电极上的电压相同的电压控制第2绝缘栅型晶体管的动作，因此能够用比较简单的结构实现本发明的半导体器件的驱动电路。
图1是示出作为本发明实施形态1的具有IGBT的半导体器件的结构的剖面图。
图2是示出了图1所示的半导体器件的驱动电路的电路图。
图3是示出了作为本发明实施形态2的半导体器件的驱动电路的剖面图。
图4是示出了作为本发明实施形态3的半导体器件的驱动电路的电路图。
图5是示出作为本发明实施形态4的具有IGBT的半导体器件的结构的剖面图。
图6是示出作为本发明实施形态5的具有IGBT的半导体器件的结构的剖面图。
图7是示出作为本发明实施形态6的具有IGBT的半导体器件的结构的剖面图。
图8是示出了图7所示的实施形态6的半导体器件的等效电路的电路图。
图9是示出作为本发明实施形态7的具有IGBT的半导体器件的结构的剖面图。
图10是示出考虑了寄生电阻的实施形态1的半导体器件的等效电路的电路图。
图11是示出作为本发明实施形态8的具有IGBT的半导体器件的结构的剖面图。
图12是示出在IGBT中添加了控制用PMOS晶体管的半导体器件的一般构造的剖面图。
图13是示出图12所示的半导体器件的等效电路的电路图。
图14是示出在图12以及图13中所示的IGBT的关断动作的说明图。
图15是示出理想的IGBT的关断动作的说明图。
图16是示出第1以及第2栅极电压的驱动例的电路图。
具体实施例方式
前提技术图12是示出在N型(第1导电类型)的IGBT(NMOS晶体管+PNP双极晶体管)中添加了控制用P型(第2导电类型)的MOS晶体管的半导体器件的一般构造的剖面图。
如该图所示，在P-衬底1上形成N-外延层2(基区层)。在该N-外延层2的下层部分选择性地形成P扩散区3、在N-外延层2的上层部分形成作为电极用扩散区的P扩散区4。P扩散区4的一部分在深度方向上与P扩散区3邻接形成。作为电极用扩散区的N+扩散区7选择性地形成在P扩散区4的表面内。
另一方面，在N-外延层2的上层部分中与P扩散区4相独立，分别选择性地形成作为电极用扩散区的P扩散区5以及P扩散区6。在P扩散区5与P扩散区6之间的N-外延层2上经过栅极氧化膜17形成导电膜10，在导电膜10上设置第2栅极电极15。另外，在P扩散区5上设置集电极电极12(第1主电极)。
进而，在N-外延层2的上层部分，与P扩散区6邻接形成作为辅助扩散区的N+扩散区8，从P扩散区6上的一部分跨过N+扩散区8上的一部分形成浮置电极13。
另一方面，从N+扩散区7的一部分跨过P扩散区4的一部分以及N-外延层2的一部分形成栅极氧化膜16，在栅极氧化膜16上形成导电膜9，在导电膜9上形成第1栅极电极14。另外，与导电膜9相独立，从P扩散区4的一部分上跨过N+扩散区7的一部分形成发射极电极11(第2主电极)。
第1栅极端子P1电连接到第1栅极电极14，第2栅极端子P2电连接到第2栅极电极15，发射极端子P3电连接到发射极电极11，集电极端子P4电连接到集电极电极12。
另外，在平面观看P扩散区3的情况下，形成为使得包围N-外延层2，典型地，呈现以图12中的N-外延层2的右端部分为中心的同心圆构造。
图13是示出在图12中所示的半导体器件的等效电路的电路图。如该图所示，由PNP极晶体管T10，NMOS晶体管Q11以及PMOS晶体管Q12构成。
PNP双极晶体管T10作为主要部分由P扩散区5(发射极区)，N-外延层2(基区层)以及P扩散区4(第1集电极区)构成，作为辅助部分，由P扩散区5(发射极区)，N-外延层2(基区层)以及P扩散区6(第2集电极区)构成。而且，在PNP双极晶体管T10的P扩散区5上设置IGBT的集电极电极12，在PNP双极晶体管T10的P扩散区4上设置IGBT的发射极电极11。
NMOS晶体管Q11基本上由N+扩散区7、N-外延层2(源·漏区)以及第1栅极电极14构成。PMOS晶体管Q12基本上由P扩散区5、6(源·漏区)以及第2栅极电极15构成。
在PNP双极晶体管T10的发射极以及第2集电极之间插入PMOS晶体管Q12，在PNP双极晶体管T10的第2集电极以及第1集电极之间插入NMOS晶体管Q11。
另外，图13示出在第1栅极端子P1(参照图12)上施加第1栅极电压Vg1，在第2栅极端子P2(参照图12)上施加第2栅极Vg2，在发射极端子P3(参照图12)上施加发射极电压Ve，在集电极端子P4(参照图12)上施加集电极电压Vc的情况。
在这种结构的半导体器件中，在关断状态时，把第1栅极电压Vg1取为0V，通过关断NMOS晶体管Q11保持耐压。这时，耗尽层从P-衬底1延伸到N-外延层2，通过耗尽层到达N-外延层2的表面实现高耐压。一般把其称为RESURF(降低表面场)效应。另外，也可以考虑包围P扩散区5、6形成N阱使得实现高耐压并且防止向P扩散区5、6的穿通，或者在图12中在P扩散区5左侧的N-外延层2的表面上单独形成N+扩散区等。
另一方面，在导通状态时，通过把第1栅极电压Vg1偏置为正的预定电压，供给PNP双极晶体管T10的基极电流，使PNP双极晶体管T10动作，驱动IGBT。
这里，PNP双极晶体管T10呈现具有第1以及第2集电极的多集电极结构，流过PMOS晶体管Q12的成分由于经过N+扩散区8最终地流过NMOS晶体管Q11，因此对IGBT动作没有贡献。因而，能够把流过PMOS晶体管Q12的电流成分抑制得很低。
但是，在IGBT的动作时PMOS晶体管Q12必须是关断状态。这是因为如果在IGBT的动作时PMOS晶体管Q12成为导通状态，则PNP双极晶体管T10的集·射之间短路，PNP双极晶体管T10的动作停止，NMOS晶体管Q11与PMOS晶体管Q12成为串联电连接的状态的动作，导通电阻极大。
在IGBT的导通状态时，N-外延层2的大部分受到传导率调制，因此在导通状态时的第1栅极电压Vg1返回到0V的情况下，在随后短时间流出残余载流子期间保持导通状态，然后如上述那样，耗尽层扩展，成为关断状态。
图14是示出在图12以及图13中所示的IGBT的关断动作时的集电极电流(Ic)以及集电极电压(Vc)的波形的说明图。
如图14所示，在关断期间，PMOS晶体管Q12如果是关断状态，则在P扩散区5与N-外延层2之间的PN结根据在双极晶体管T10中流过的电流始终被正向偏置，因此将产生集电极电流Ic成为“0”而需要时间的所谓开关损失。
图15是示出IGBT的关断动作时的集电极电流(Ic)以及集电极电压(Vc)的理想波形的说明图。
假设在关断期间，PMOS晶体管Q12是导通状态，则通过经由PMOS晶体管Q12流过残余载流子，避免上述的PN结被正向偏置的现象。从而，如图15所示，释放残余载流子的同时集电极电压Vc上升，能够把开关损失抑制为较低。
这样，在IGBT(PNP双极晶体管T10+MOS晶体管Q11)中添加了PMOS晶体管Q12的结构的半导体器件的情况下，PMOS晶体管Q12的栅极驱动(导通、关断控制)就极其重要。但是，PMOS晶体管Q12的栅极驱动具有一定的困难。
这是因为，PMOS晶体管Q12的栅极由于通常按照以集电极电极12为基准的栅极电压进行动作，因此要求对应于集电极电压Vc的栅极电压驱动。
图16是示出第1栅极电压Vg1以及第2栅极电压Vg2的驱动例的电路图。如该图所示，在集电极电极12与PMOS晶体管Q12的栅极电极之间插入二极管D10(阳极在PMOS晶体管Q12的栅极电极一侧)，在NMOS晶体管Q11与PMOS晶体管Q12的栅极电极之间插入电容器C10。
在这样的结构中，由于第1栅极电压Vg1与集电极电极12电容耦合，因此根据集电极电压Vc的dV/dt，将产生电流不可避免地向第1栅极电压Vg1的驱动电路流动，容易在第1栅极电压Vg1的驱动电路中导致误动作这样的问题。
因而，本发明是改良上述的前提技术，实现具有动作控制简单而且可靠的元件构造的IGBT的半导体器件以及保证低有效导通电阻和低开关损失的同时驱动上述半导体器件的半导体器件的驱动电路5。
实施形态1图1是示出具有作为本发明实施形态1的IGBT的半导体器件的结构的剖面图。如该图所示，PMOS晶体管Q2由P扩散区5，P扩散区6，以及在P扩散区5与P扩散区6之间的N-扩散层2的表面上经过栅极氧化膜21的导电膜10以及第2栅极电极15构成。
而且，栅极氧化膜21如通常的场氧化膜等那样，用具有IGBT的元件耐压以上的栅极耐压的膜厚形成。即，把栅极氧化膜21的膜厚设定为满足IGBT的元件耐压以上的预定耐压的膜厚。从而，在IGBT的动作时，即使用与在发射极电极11和集电极电极12之间产生的电位差相同的电位差驱动PMOS晶体管Q2的栅极电极也能够无障碍地进行动作。另外，其它的结构与图12中所示的前提技术相同。
图2是示出了图1所示的半导体器件的驱动电路的电路图。如该图所示，实施形态1的半导体器件由PNP双极晶体管T1，NMOS晶体管Q1以及PMOS晶体管Q2构成。
PNP双极晶体管T1与在前提技术(图12、图13)中说明过PNP双极晶体管T1相同，作为主要部分由P扩散区5(发射区)，N-扩散层2(基区层)以及P扩散区4(第1集电区)构成，作为辅助部分由P扩散区5(发射区)，N-外延层2(基区层)以及P扩散区6(第2集电区)构成。
NMOS晶体管Q1与在前提技术(图12、图13)中说明过的NMOS晶体管Q11相同，基本上由N+扩散区7，N-外延层2(源漏区)，第1栅极电极14，栅极氧化膜16以及P扩散区4构成。
如图2所示，在PNP双极晶体管T1的发射极以及第2集电极区之间插入PMOS晶体管Q2，在PNP双极晶体管T1的第2集电极以及第1集电极之间插入NMOS晶体管Q1。
另外，图2中示出了在第1栅极端子P1(参照图1)上施加第1栅极电压Vg1，在第2栅极端子P2(参照图1)上施加第2栅极电压Vg2，在发射极端子P3(参照图1)上施加发射极电压Ve，在集电极端子P4(参照图1)上施加集电极电压Vc的情况。
另一方面，驱动实施形态1的半导体器件的反相驱动电路18通过信号线41(第1控制信号供给单元)把第1栅极电压Vg1供给到NMOS晶体管Q1的栅极电极。
进而，反相驱动电路18由NMOS晶体管Q3、Q4，PMOS晶体管Q5、Q6，电源线19以及反相器31构成第2控制信号供给单元。电源线19与接地电平之间分别串联插入PMOS晶体管Q5以及NMOS晶体管Q3，PMOS晶体管Q6以及NMOS晶体管Q4。
NMOS晶体管Q3在栅极上接受第1栅极电压Vg1，NMOS晶体管Q4在栅极上接受第1栅极电压Vg1经过反相器31得到的第1栅极电压Vg1的反相信号。PMOS晶体管Q5的栅极连接PMOS晶体管体Q6的漏极，PMOS晶体管Q6的栅极连接PMOS晶体管Q5的漏极。PMOS晶体管Q6的漏极(NMOS晶体管Q4的漏极)连接PMOS晶体管Q2的栅极电极。
而且，在电源线19上施加与集电极电压Vc同等程度或者集电极电压Vc以上的恒定电压Vh。另外，在把恒定电压Vh取为与集电极电压Vc同等程度的情况下，也可以构成为在电源线19上供给集电极电压Vc。
另外，作为NMOS晶体管Q3、Q4，使用具有与栅极氧化膜耐压极大的NMOS晶体管Q1、PMOS晶体管Q5以及Q6同等程度的元件耐压的NMOS晶体管。
在这样的结构中，在IGBT的导通状态时(经过信号线41施加正的预定电压的第1栅极电压Vg1时)，由于反相驱动电路18内的第2控制信号供给单元响应第1栅极电压Vg1，把第2栅极电压Vg2设定为恒定电压Vh(使PMOS晶体管Q2关断的第1电压)，因此能够使PMOS晶体管Q2可靠地成为关断状态。这时，如上所述，由于使PMOS晶体管Q2的栅极氧化膜21的膜厚充分厚谋求加强耐压，因此即使用比较高的恒定电压Vh驱动PMOS晶体管Q2，也不会破坏PMOS晶体管Q2的栅极氧化膜。
另一方面，在IGBT的关断时(经过信号线41得到的第1栅极电压Vg1从正的预定电压向0V变化时)，反相驱动电路18内的上述第2信号供给单元由于能够把第2栅极电压Vg2设定为接地电平(使PMOS晶体管Q2导通的第2电压)，因此能够使PMOS晶体管Q2可靠地成为导通状态。
这样，实施形态1的反相驱动电路18响应第1栅极电压Vg1生成第2栅极电压Vg2，由于能够在IGBT的导通状态时把PMOS晶体管Q2驱动为关断状态，在IGBT的关断状态时把PMOS晶体管Q2驱动为导通状态，因此能够在保持低有效导通电阻和低开关损失的同时驱动实施形态1的半导体器件。
实施形态2图3是示出了作为本发明实施形态2的半导体器件的驱动电路的电路图。如该图所示，对于实施形态1的半导体器件(PNP双极晶体管T1，NMOS晶体管Q1以及PMOS晶体管Q2)新添加了线圈L1。
由作为控制信号供给单元的信号线42在NMOS晶体管Q1的栅极上施加第1栅极电压Vg1，由作为固定电位供给单元的信号线43在PMOS晶体管Q2的栅极上作为第2栅极电压Vg2施加接地电平。线圈L1的一端施加恒定电压Vh，另一端连接到PNP双极晶体管T1的发射极以及PMOS晶体管Q2的源极。另外，线圈L1的电感例如考虑为100mH。
另外，图3中示出了在第1栅极端子P1(参照图1)上施加第1栅极电压Vg1，在第2栅极端子P2(参照图1)上施加第2栅极电压Vg2(接地电平)，在发射极端子P3(参照图1)上施加发射极电压Ve，在集电极端子P4(参照图1)上施加集电极电压Vc的情况。
在这样的结构中，由于在IGBT的关断状态时(第1栅极电压Vg1为0V)，集电极电压Vc成为与恒定电压Vh(＞Vth(PMOS晶体管Q2的阈值电压))相同的电位，因此栅极电压接地，能够使固定的PMOS晶体管Q2可靠地成为导通状态。这是因为接地电平是沿着使PMOS晶体管Q2导通的方向使恒定电压Vh移动到大于等于阈值电压Vth的电位。
IGBT导通时(从第1栅极电压Vg1的0V向正的预定电压变化时)，由于在导通状态的PMOS晶体管Q2中流过电流，因此按照线圈L1的Ldi/dt成分，消耗恒定电压Vh的大半部分，集电极电压Vc急剧地降低到接地电位附近。而且，在集电极电压Vc下降到PMOS晶体管Q2的阈值电压Vth的同时，PMOS晶体管Q2成为关断状态，开始IGBT的动作。
另一方面，在IGBT的关断时(从第1栅极电压Vg1的正的预定电压向0V变化时)，保持导通状态直到释放出N-外延层2的大部分中的残余载流子，残余载流子减少，集电极电压Vc再次开始上升，如果达到阈值电压Vth以上，则PMOS晶体管Q2成为导通状态，切断空穴的供给。然后，在几乎不存在残余载流子，集电极电压Vc急剧上升时，由于已经没有空穴供给，因此极其快速地转移到关断状态。
这样，即使根据在PNP双极晶体管T1的发射极一侧设置线圈L1，作为第2栅极电压Vg2供给固定电压(接地电平)的实施形态2的驱动电路，也能够与实施形态1的反相驱动电路18相同，对于实施形态1的半导体器件能够保持低有效导通电阻和低开关损失的同时进行驱动。
实施形态3由于基本上按照PMOS晶体管Q2的阈值电压Vth与集电极电压Vc的电位差决定PMOS晶体管体Q2的导通、关断，因此可以考虑把PMOS晶体管Q2的阈值电压Vth进行优化，或者代替把阈值电压Vth进行优化，如实施形态2那样把第2栅极电压Vg2不是取为固定电压，而是按照在IGBT的导通、关断时变化的可变电压进行调整。把第2栅极电压Vg2作为可变电压用比较简单的电路结构实现的是实施形态3。
图4是示出了作为本发明实施形态3的半导体器件的驱动电路的电路图。如该图所示，与实施形态2相同，对于实施形态1的半导体器件新添加了线圈L1。
如图4所示，由作为控制信号供给单元的信号线44在NMOS晶体管Q1的栅极上施加第1栅极电压Vg1，在PMOS晶体管Q2的栅极上作为第2栅极电压Vg2也施加第1栅极电压Vg1。线圈L1的一端施加恒定电压Vh，另一端连接PNP双极晶体管T1的发射极以及PMOS晶体管Q2的源极。
另外，图4中示出了在第1栅极端子P1上施加第1栅极电压Vg1，在第2栅极端子P2上也施加第1栅极电压Vg1，在发射极端子P3上施加发射极电压Ve，在集电极端子P4上施加集电极电压Vc的情况。
在这样的结构中，在IGBT的断开状态时(第1栅极电压Vg1是0V)，由于集电极电压Vc成为与恒定电压Vh(＞Vth(PMOS晶体管Q2的阈值电压))相同的电位，因此能够可靠地使PMOS晶体管Q2成为导通状态。
在IGBT导通时(从第1栅极电压Vg1的0V向正的预定电压(假设15V)变化时)，由于在导通状态的PMOS晶体管Q2中流过电流，因此按照线圈L1的Ldi/dt成分消耗恒定电压Vh的大半部分，集电极电压Vc急剧地降低到接地电位附近。而且，在集电极电压Vc下降到阈值电压Vth+15V的同时，PMOS晶体管Q2成为关断状态，开始IGBT动作。
另一方面，在IGBT关断时(从第1栅极电压Vg1的15V向0V变化时)，保持导通状态直到释放出N-外延层2的大部分中的残余载流子，残余载流子减少，集电极电压Vc再次开始上升，如果超过阈值电压Vth以上，则PMOS晶体管Q2成为导通状态，切断空穴的供给。然后，在几乎不存在残余载流子，集电极电压Vc急剧上升时，由于已经没有空穴供给，因此极其快速地转移到关断状态。
这样，即使根据在PNP双极晶体管T1的发射极一侧设置线圈L1，作为第2栅极电压Vg2供给第1栅极电压Vg1的实施形态3的驱动电路，也能够与实施形态1以及实施形态2相同，对于实施形态1的半导体器件保持低有效导通电阻和低开关损失的同时进行驱动。
进而，当PMOS晶体管Q2导通时，在集电极电压Vc＝15V+Vth时关断，当关断时，在集电极电压Vc大于等于Vth时导通。由于在PMOS晶体管Q2导通时停止IGBT动作，因此希望在尽可能高电平的集电极电压Vc时关断PMOS晶体管Q2。另一方面，由于在PMOS晶体管Q2关断状态时开始IGBT动作，因此希望在尽可能低电平的集电极电压Vc时导通PMOS晶体管Q2。
从而，实施形态3通过作为第2栅极电压Vg2使用第1栅极电压Vg1，满足上述要求，起到改善第1栅极电压Vg1的导通、关断时的电位差部分(15V)的折衷的效果。
除此以外，通过把阈极电压Vth预先设定在0V附近，在第2栅极电压Vg2(第e栅极电压Vg1)为0V的时刻PMOS晶体管Q2迅速地成为导通状态，因此在降低关断损失方面是有效的。
另外，在本实施形态中，由于作为第2栅极电压Vg2使用第1栅极电压Vg1，因此示出了作为第2栅极电压Vg2使用第1栅极电压Vg1的结构，而即使调整PMOS晶体管Q2的阈值电压Vth或者与第1栅极电压Vg1独立的第2栅极电压Vg2也能够得到同样的效果。
例如，通过作为第2栅极电压Vg2的控制，在导通时正偏置驱动正的预定电压，在关断时负偏置驱动负的预定电压，能够进一步改善上述的折衷。
实施形态4图5是示出作为本发明实施形态4的具有IGBT的半导体器件的结构的剖面图。如该图所示，在N-外延层2的上层部分的P扩散区4、5之间，还形成作为辅助扩散区的P扩散区22以及P-扩散区23。
P-扩散区23形成为把导电膜9下的N-外延层2夹在中间与P扩散区4相对，P扩散区22与P-扩散区23邻接，而且作为P扩散区4独立地形成在P-扩散区23与P扩散区4之间的N-外延层2的上层部分中。
另外，在P扩散区22上形成导电膜25，在导电膜25上电连接发射极端子P3。从而，成为发射极电极11与导电膜9短路。另外，其它的结构与图1所示的半导体器件相同。
这样结构的实施形态4的半导体器件在IGBT的关断状态时，通过在N-外延层2的耗尽的同时P-扩散区23也耗尽，呈现得到高耐压的双RESURF构造。从而，比以往的RESURF构造的导通电阻低，在关断时，由于能够经过P-扩散区23排出空穴电流，因此在降低开关损失方面有效地发挥作用。
另外，P扩散区2设置成用于耗尽P-扩散区23的电极(导电膜25)连接区。通过与P-扩散区23相比较高浓度地设定P扩散区22，谋求降低接触电阻的同时能够阻止穿通电流流过电极。
实施形态5图6是示出作为本发明实施形态5的具有IGBT的半导体器件的结构的剖面图。如该图所示，在N-外延层2的上层部分覆盖P扩散区6以及N+扩散区8整体，形成作为辅助扩散区的N扩散区26。另外，其它的结构与图1所示的半导体器件相同。
在实施形态5中也如图2的等效电路图所示，构成IGBT的PNP双极晶体管T1示出多集电极构造，流过PMOS晶体管Q2一侧的集电极电流由于对于IGBT动作没有贡献，因此妨碍IGBT动作的有效性。
N扩散区26成为对于从P扩散区5注入的空穴的电位势垒，因此抑制空穴向P扩散区6的流入。即，通过存在N扩散区26，能够降低PNP双极晶体管T1的与PMOS晶体管Q2连接的第2集电极一侧的电流放大率hFE，起到更有效地实施原来的IGBT动作的效果。
实施形态6图7是示出作为本发明实施形态6的具有IGBT的半导体器件的结构的剖面图。如该图所示，与P-衬底1相独立，另外设置P-衬底51，在P-衬底51上设置与PMOS晶体管Q2相当的PMOS晶体管构造，从P-衬底1上去除上述PMOS晶体管构造。
在P-衬底1一侧，在N-外延层2(第1基区层)的上层部分中与P扩散区4相独立，选择性地形成P扩散区5。在N-外延层2的上层部分中与P扩散区5相独立形成N+扩散区8，在P扩散区5上设置集电极电极12，在N+扩散区8上形成导电膜27。另外，NMOS晶体管Q1的构造(第1栅极电极14、P扩散区4等)与图1所示的实施形态1相同。
在P-衬底51一侧，在P-衬底51上形成N-外延层52(第2基区层)，在N-外延层52的上层部分中分别选择性地形成作为电极用扩散区的P扩散区5a、6a、6b、5b。而且，在P扩散区5a、6a之间的N-外延层52上经过栅极氧化膜21a形成导电膜10a，在导电膜10a上设置第2栅极电极15a。另外，在P扩散区5b、6b之间的N-外延层52上经过栅极氧化膜21b形成导电膜10b，在导电膜10b上设置第2栅极电极15b。
在N-外延层52的上层部分的P扩散区6a、6b之间，与P扩散区6a以及6b的双方邻接形成N+扩散区80，从P扩散区6a的一部分上到N+扩散区80上以及P扩散区6b的一部分上形成导电膜33。
在P扩散区5a上形成导电膜32a，在P扩散区5b上形成导电膜32b。而且，在第2栅极电极15a、15b上共同电连接第2栅极端子P2，在P-衬底1一侧的集电极电极12以及P-衬底51一侧的导电膜32a以及32b上共同电连接集电极端子P4。进而，P-衬底1一侧的导电膜27与P-衬底51一侧的导电膜33短路。
即，在P-衬底51一侧通过并联连接多个PMOS晶体管构造(由P扩散区5a、6a以及第2栅极电极15构成的PMOS晶体管和由P扩散区5b、6b以及第2栅极电极15b构成的PMOS晶体管)，实现一个单位PMOS晶体管。
图8是示出了图7所示的实施形态6的半导体器件的等效电路的电路图。如该图所示，实施形态6的半导体器件由PNP双极晶体管T2，NMOS晶体管体Q1以及PMOS晶体管Q7构成。
由于PNP双极晶体管T2独立地形成在P-衬底1上，PMOS晶体管Q7独立地形成在P-衬底51上，因此PNP双极晶体管T2呈现单发射极构造。另一方面，PMOS晶体管Q7意味着用图7所示的多个PMOS晶体管的并联连接构成的一个单位PMOS晶体管。
如图8所示，在PNP双极晶体管T2的发射极以及集电极之间，串联插入PMOS晶体管Q7以及NMOS晶体管Q1，PMOS晶体管Q7的源极连接到PNP双极晶体管T2的发射极，NMOS晶体管Q1的源极连接到PNP双极晶体管T2的集电极。
这样，实施形态6的半导体器件形成相互独立地设置了PNP双极晶体管T2以及PMOS晶体管Q7的作为基区层的N-外延层2以及N-外延层52。从而，由于来自P扩散区5的空穴全部对于IGBT动作做出贡献，因此通过空穴流过PMOS晶体管Q7能够完全没有损失。这意味着没有沿着图8的等效电路中的虚线流动的成分。
实施形态7图9是示出作为本发明实施形态7的具有IGBT的半导体器件的结构的剖面图。如该图所示，在N-外延层2的上层部分的P扩散区4与P扩散区5之间的P扩散区5的附近区域中，形成作为第2辅助扩散区的N+扩散区8a，在N+扩散区8a上设置浮置电极13a，把浮置电极13a和形成在作为第1辅助扩散区的N+扩散区8上的浮置电极13用铝布线34短路。另外，其它的结构与图1所示的半导体器件相同。
图10是示出考虑了寄生电阻的实施形态1的半导体器件的等效电路的电路图。如该图所示，在实施形态1的半导体器件中，从P扩散区5的正下方到N+扩散区8存在寄生电阻R1(在图9中也模式地记载)。因此，使PMOS晶体管Q2的导通电阻恶化，减弱了导通状态时的PMOS晶体管Q2的短路功能。从而，希望降低寄生电阻R1。
在实施形态7的半导体器件中，通过设置N+扩散区8a，由于确立从N+扩散区8a到N+扩散区8之间流动的电流路径(铝布线34)，因此起到能够实质上消除上述寄生电阻R1的效果。
另外，N+扩散区8a由于还具有防止在耐压保持状态下耗尽层到达P扩散区5的所谓耗尽层抑制功能，因此只是设置N+扩散区8就能够同时得到抑制耗尽层的效果和没有寄生电阻的效果。即，通过N+扩散区8a的形成，能够高面积率地达到上述2个效果。
实施形态8图11是示出作为本发明实施形态8的具有IGBT的半导体器件的结构的剖面图。如该图所示，在N-外延层2的上层部分中，在平面观察的情况下，迂回P扩散区5、6的同时，从成为P扩散区4与P扩散区5之间的P扩散区5的附近区域的N+扩散区部分81(相当于图9的N+扩散区8a)向与P扩散区6邻接形成的N+扩散区81b(相当于图9的N+扩散区8)延伸，一体地形成N+扩散区81(共用辅助扩散区)。另外，其它的结构与图9所示的实施形态7的构造相同。
这样，在实施形态8中，通过设置N+扩散区81，与实施形态7相同，起到能够实质上消除寄生电阻R1的效果。
另外，通过形成N+扩散区81a、81b成为一体的N+扩散区81，能够不需要实施形态7中必须的铝布线34，谋求构造的进一步简化。
另外，即使把实施形态1的反相驱动电路18和实施形态2以及实施形态3的驱动电路使用在实施形态4～实施形态8的半导体器件中当然也能够得到同样的效果。
权利要求
1.一种半导体器件，具备在第1以及第2主电极之间连接第1导电类型的第1绝缘栅型晶体管和第2导电类型的双极晶体管构成的第1导电类型的绝缘栅型双极晶体管(IGBT)；在上述IGBT断开时使上述双极晶体管的基极和发射极之间短路而添加的第2导电类型的第2绝缘栅型晶体管，其特征在于把上述第2绝缘栅型晶体管的栅极绝缘膜的膜厚设定成满足上述IGBT的元件耐压以上的预定元件耐压的膜厚。
2.根据权利要求1所述的半导体器件，其特征在于上述双极晶体管由第1导电类型的基区层和选择性地形成在上述基区层的上层部分中的第2导电类型的第1以及第2电极用扩散区构成，在上述基区层的上层部分的上述第1以及第2电极用扩散区之间设置第2导电类型的辅助扩散区。
3.根据权利要求1所述的半导体器件，其特征在于上述双极晶体管由第1导电类型的基区层和选择性地形成在上述基区层的上层部分中的第2导电类型的第1以及第2电极用扩散区构成，上述第2绝缘栅型晶体管由上述基区层、上述第2电极用扩散区、选择性地形成在上述基区层的上层部分中的第2导电类型的第3电极用扩散区和在上述第2、第3电极用扩散区之间的上述基区层上经过上述栅极绝缘膜形成的栅极电极构成，在上述基区层的上层部分中设置第1导电类型的杂质浓度比上述基区层高的第1导电类型的辅助扩散区来覆盖上述第3电极用扩散区。
4.根据权利要求1所述的半导体器件，其特征在于上述双极晶体管由第1导电类型的第1基区层和选择性地形成在上述第1基区层的上层部分中的第2导电类型的第1以及第2电极用扩散区构成，上述第2绝缘栅型晶体管由第1导电类型的第2基区层、选择性地形成在上述第2基区层的上层部分中的第2导电类型的第3以及第4电极用扩散区和在上述第3、第4电极用扩散区之间的上述第2基区层上经过上述栅极绝缘膜形成的栅极电极构成，相互独立地设置上述第1以及第2基区层。
5.根据权利要求1所述的半导体器件，其特征在于上述双极晶体管由第1导电类型的基区层和选择性地形成在上述基区层的上层部分中的第2导电类型的第1以及第2电极用扩散区构成，上述第1绝缘栅型晶体管由上述基区层、选择性地形成在上述第1电极用扩散区的上层部分中的第1导电类型的第3电极用扩散区和在上述基区层以及上述第3电极用扩散区之间的上述第1电极用扩散区上经过与上述栅极绝缘膜不同的栅极绝缘膜形成的第1栅极电极构成，上述第2绝缘栅型晶体管由上述基区层、上述第2电极用扩散区、选择性地形成在上述基区层的上层部分中的第2导电类型的第4电极用扩散区和在上述第2、第4电极用扩散区之间的上述基区层上经过上述栅极绝缘膜形成的第2栅极电极构成，上述半导体器件还具备在上述基区层的上层部分中与上述第4电极用扩散区邻接形成的、第1导电类型的杂质浓度比上述基区层高的第1导电类型的第1辅助扩散区；位于上述基区层的上层部分的上述第1、第2电极用扩散区之间且第1导电类型的杂质浓度比上述基区层高的第1导电类型的第2辅助扩散区，上述第1以及第2辅助扩散区具有相互电连接的关系。
6.根据权利要求5所述的半导体器件，其特征在于还具备把上述第1以及第2辅助扩散区之间进行电连接的金属布线。
7.根据权利要求5所述的半导体器件，其特征在于上述第1以及第2辅助扩散区包括在上述基区层的上层部分中一体形成的共用辅助扩散区，在平面视图上观看，该共用辅助扩散区从上述第1、第2电极用扩散区之间的区域延伸到与上述第4电极用扩散区邻接的区域。
8.一种半导体器件的驱动电路，其特征在于上述半导体器件具备在第1以及第2主电极之间连接第1导电类型的第1绝缘栅型晶体管和第2导电类型的双极晶体管构成的第1导电类型的绝缘栅型双极晶体管(IGBT)；在上述IGBT断开时使上述双极晶体管的基极和发射极之间短路而添加的第2导电类型的第2绝缘栅型晶体管，把上述第2绝缘栅型晶体管的栅极绝缘膜的膜厚设定成满足上述IGBT的元件耐压以上的预定元件耐压的膜厚，上述驱动电路具备在上述第1绝缘栅型晶体管的栅极电极上供给第1控制信号的第1控制信号供给单元；把响应上述第1控制信号而得到的第2控制信号供给到上述第2绝缘栅型晶体管的栅极电极上的第2控制信号供给单元，当上述第1控制信号指示上述第1绝缘栅型晶体管导通时，上述第2控制信号供给单元产生使上述第2绝缘栅型晶体管关断的第1电压作为上述第2控制信号，当上述第1控制信号指示上述第1绝缘栅型晶体管关断时，上述第2控制信号供给单元产生使上述第2绝缘栅型晶体管导通的第2电压作为上述第2控制信号。
9.一种半导体器件的驱动电路，其特征在于上述半导体器件具备在第1以及第2主电极之间连接第1导电类型的第1绝缘栅型晶体管和第2导电类型的双极晶体管构成的第1导电类型的绝缘栅型双极晶体管(IGBT)；在上述IGBT断开时使上述双极晶体管的基极和发射极之间短路而添加的第2导电类型的第2绝缘栅型晶体管，把上述第2绝缘栅型晶体管的栅极绝缘膜的膜厚设定成满足上述IGBT的元件耐压以上的预定元件耐压的膜厚，上述驱动电路具备一端接受恒定电压而另一端连接到上述双极晶体管的发射极电极的线圈；在上述第1绝缘栅型晶体管的栅极电极上供给第1控制信号的控制信号供给单元；在上述第2绝缘栅型晶体管的栅极电极上供给使上述恒定电压向使上述第2绝缘栅型晶体管导通的方向移动的固定电位的固定电压供给单元。
10.一种半导体器件的驱动电路，其特征在于上述半导体器件具备在第1以及第2主电极之间连接第1导电类型的第1绝缘栅型晶体管和第2导电类型的双极晶体管构成的第1导电类型的绝缘栅型双极晶体管(IGBT)；在上述IGBT断开时使上述双极晶体管的基极和发射极之间短路而添加的第2导电类型的第2绝缘栅型晶体管，把上述第2绝缘栅型晶体管的栅极绝缘膜的膜厚设定成满足上述IGBT的元件耐压以上的预定元件耐压的膜厚，上述驱动电路具备一端接受恒定电压而另一端连接到上述双极晶体管的发射极电极的线圈；在上述第1绝缘栅型晶体管以及上述第2绝缘栅型晶体管的栅极电极上共同供给同一控制信号的控制信号供给单元。
全文摘要
本发明得到具有动作控制简单而且可靠的元件构造的IGBT的半导体器件。为了在断开时使N型IGBT的基极和发射极之间短路设置的PMOS晶体管Q2由P扩散区5、P扩散区6、在P扩散区5与P扩散区6之间的N
文档编号H01L21/70GK1604338SQ200410055849
公开日2005年4月6日 申请日期2004年8月4日 优先权日2003年10月2日
发明者寺岛知秀 申请人:三菱电机株式会社