一种带上电延时功能的igbt驱动互锁电路的制作方法
【专利说明】—种带上电延时功能的IGBT驱动互锁电路
[0001]
技术领域
[0002]本发明涉及驱动电路，具体涉及一种带上电延时功能的IGBT驱动互锁电路。
【背景技术】
[0003]绝缘棚■双极型晶体管(InsulatedGate Bipolar Transistor，简称 IGBT)，集双极型功率晶体管和功率MOSFET的优点于一体，具有电压控制、输入阻抗大、驱动功率小、控制电路简单、开关损耗小、通断速度快和工作频率高等优点，在变流器、变频器、开关电源等领域得到了广泛的应用，在大功率电路中它的作用尤其显著。因此，IGBT的驱动电路是整个装置运行的关键环节。
[0004]由于IGBT构成的拓扑电路往往存在桥臂的形式，因此其驱动电路必须杜绝每一桥臂短路直通现象的发生。目前，已有的IGBT驱动电路存在初始上电不稳定，导致驱动模块输出冲击电平影响IGBT开关的问题。
【发明内容】
[0005]本发明的目的在于针对现有技术的不足，提供一种带有上电延时功能同时具有互锁保护功能的可靠性高的IGBT驱动互锁电路。
[0006]为解决上述技术问题，本发明采用的技术方案为:一种带上电延时功能的IGBT驱动互锁电路，包括依次连接的延时电路模块、与非逻辑电路模块、若干电阻、反相驱动器；
所述与非逻辑电路模块包括若干个由上管和下管组成的与非逻辑电路组构成；所述上管包括第一与门芯片A、非门芯片A、第二与门芯片A，所述下管包括第一与门芯片B、非门芯片B、第二与门芯片B ;
所述第一与门芯片A的一个输入端和非门芯片B的输入端均与DSP芯片发出的EPffMlA驱动信号线连接，第一与门芯片A的另一个输入端和延时电路模块连接，第一与门芯片A的输出端和第二与门芯片A的一个输入端连接，非门芯片A的输出端和第二与门芯片A的另一个输入端连接，第二与门芯片A的输出端和电阻A连接；
所述第一与门芯片B的一个输入端和非门芯片A的输入端均与DSP芯片发出的EPffMlB驱动信号线连接，第一与门芯片B的另一个输入端和延时电路模块连接，第一与门芯片B的输出端和第二与门芯片B的一个输入端连接，非门芯片B的输出端和第二与门芯片B的另一个输入端连接，第二与门芯片B的输出端和电阻B连接。
[0007]进一步的，所述与非逻辑电路模块包括与非逻辑电路组的个数为三个。
[0008]进一步的，所述延时电路模块包括由电阻、电容并联后与电源、稳压管连接组成的延时电路。
[0009]本发明的有益效果如下:
1、本发明通过延时电路模块将所有驱动信号通过一定延时后方可输出，避免了上下管驱动信号的初始上电不稳定，导致驱动模块输出冲击电平影响IGBT开关的发生；将上下管驱动信号通过与非逻辑电路模块构成的互锁电路输出，避免了 IGBT的上下两管同时导通状况，杜绝了 IGBT短路故障。本发明的延时和互锁电路不仅拓扑简洁，而且可靠性高。
[0010]2、本发明将延时电路和DSP芯片发出的驱动信号经过与逻辑，使得驱动信号经过一定延时后方可输出；将IGBT上管的驱动信号通过非门芯片B后与下管的驱动信号进行与逻辑，同时将IGBT下管的驱动信号通过非门芯片A后与上管的驱动信号进行与逻辑，保护IGBT不能上下两管同时导通，避免了 IGBT短路故障。
[0011]3、本发明将延时电路和DSP芯片发出的驱动信号波经过与逻辑，由于延时电路的输出电平是由低到高缓慢变化的，当该电平未达到与门的触发电压之前，与门输出低电平，当电平达到与门的触发电压后，则与门工作，驱动信号的输出保持不变，从而使得驱动信号经过一定延时后方可输出，使IGBT在该段时间内可靠关断。
[0012]4、本发明将IGBT上管的驱动信号通过非门芯片B后与下管的驱动信号进行与逻辑，同时将IGBT下管的驱动信号通过非门芯片A后与上管的驱动信号进行与逻辑，当上下两管的驱动信号同时为高电平时，其中一路驱动信号会通过非门输出低电平，经过与逻辑后也输出低电平，IGBT不会导通，因此，避免了 IGBT的上下两管同时导通状况，杜绝了 IGBT短路故障。
【附图说明】
[0013]图1为本发明的电路原理图。
[0014]图2为本发明的DSP芯片引脚图。
[0015]图3为本发明的DSP芯片发送驱动信号框图。
【具体实施方式】
[0016]下面结合附图及实施例详细说明本发明的工作原理，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。
[0017]本发明设计的带上电延时功能的IGBT驱动互锁电路的设计方案为:包括依次连接的延时电路模块1、与非逻辑电路模块、若干电阻3、反相驱动器4。与非逻辑电路模块包括若干个由上管和下管组成的与非逻辑电路组构成；上管包括第一与门芯片A、非门芯片A、第二与门芯片A，下管包括第一与门芯片B、非门芯片B、第二与门芯片B。
[0018]第一与门芯片A的一个输入端和非门芯片B的输入端均与DSP芯片发出的EPffMlA驱动信号线连接，第一与门芯片A的另一个输入端和延时电路模块I连接，第一与门芯片A的输出端和第二与门芯片A的一个输入端连接，非门芯片A的输出端和第二与门芯片A的另一个输入端连接，第二与门芯片A的输出端和电阻A连接。
[0019]第一与门芯片B的一个输入端和非门芯片A的输入端均与DSP芯片发出的EPffMlB驱动信号线连接，第一与门芯片B的另一个输入端和延时电路模块I连接，第一与门芯片B的输出端和第二与门芯片B的一个输入端连接，非门芯片B的输出端和第二与门芯片B的另一个输入端连接，第二与门芯片B的输出端和电阻B连接。
[0020]作为对本发明的进一步优化，与非逻辑电路模块包括与非逻辑电路组的个数为三个，分别为第一与非