专利名称：形成掩埋隔离区的方法以及具有掩埋隔离区的半导体器件的制作方法
技术领域：
本发明涉及集成电路制造领域；更具体地说，涉及在半导体衬底中形成掩埋隔离区的方法和形成具有掩埋隔离的半导体器件的方法。
背景技术：
制造绝缘体上硅(SOI)衬底的常规方法，例如使硅晶片经历氧离子注入或氧等离子体，具有在如此形成的掩埋氧化物(BOX)层中相对高的缺陷水平。另外，对于有些应用，掩埋氧化物层会抑制在硅层中形成的器件的最佳工作状态。因此，需要在半导体衬底中形成掩埋隔离区的改进方法和形成具有掩埋隔离的半导体器件的方法，而仍提供器件的最佳工作状态。
发明内容
本发明利用纳米掩蔽技术在半导体衬底或半导体衬底上的绝缘层的特定区域中形成纳米开口。然后使用纳米开口实施各种半导体工艺以在半导体衬底中产生或修改掩埋绝缘层。
本发明的第一方面为形成半导体结构的方法，包括以下步骤(a)提供单晶硅衬底；(b)在所述衬底的顶表面上形成硬掩模层；(c)在不实施光刻工艺的情况下在所述硬掩埋层的顶表面上形成纳米掩模层，所述纳米掩模层具有掩蔽图形；(d)将所述掩蔽图形蚀刻到所述硬掩模层中以形成具有开口的构图的硬掩模层，所述开口从所述构图的硬掩模层的顶表面延伸到所述衬底的所述顶表面，其中所述开口、所述开口之间的距离、或所述开口和所述开口之间的所述距离二者独立地具有至少一个平行于所述构图的硬掩模层的所述顶表面延伸的空间范围；以及(e)在除去所述纳米掩模层之后，在所述构图的硬掩模层的顶表面上形成单晶IV族半导体层，所述单晶IV族半导体层填充所述构图的硬掩模层中的所述开口。
本发明的第二方面为形成半导体结构的方法，包括以下步骤(a)提供单晶硅衬底；(b)在所述衬底的顶表面上形成虚栅极；(c)在不实施光刻工艺的情况下在所述衬底的顶表面上和所述虚栅极的顶表面上形成纳米掩模层，所述纳米掩模层具有掩蔽图形；(d)将所述掩蔽图形蚀刻到没有被所述虚栅极覆盖的所述衬底中，以在所述衬底中形成具有开口的构图的硅区，所述开口从所述衬底的顶表面延伸进入所述衬底预定的距离，其中所述开口、所述开口之间的距离、或所述开口和所述开口之间的所述距离二者独立地具有至少一个平行于所述构图的层的所述顶表面延伸的空间范围；(e)在除去所述纳米掩模层之后，在所述衬底的所述顶表面上和所述开口的侧壁上形成保护层；(f)氧化在所述开口的底部中暴露的所述衬底，以形成掩埋的构图的二氧化硅层；(g)从所述开口的所述侧壁除去所述保护层；以及(h)用单晶IV族半导体材料填充所述开口。
本发明的第三方面为形成半导体结构的方法，包括以下步骤(a)提供单晶硅衬底；(b)在所述衬底的顶表面上形成虚栅极；(c)在不实施光刻工艺的情况下在所述衬底的顶表面上和所述虚栅极的顶表面上形成纳米掩模层，所述纳米掩模层具有掩蔽图形；(d)将所述掩蔽图形蚀刻到没有被所述虚栅极覆盖的所述衬底中，以在所述衬底中形成开口，所述开口从所述衬底的顶表面延伸进入所述衬底预定的距离，其中所述开口、所述开口之间的距离、或所述开口和所述开口之间的所述距离二者独立地具有至少一个平行于所述构图的层的所述顶表面延伸的空间范围；以及(e)退火所述衬底以回流邻近所述衬底的所述顶表面的硅，从所述衬底的所述顶表面密封所述开口并将所述开口接合为掩埋空隙。
本发明的第四方面为半导体结构，包括衬底，包括硅下层、所述硅下层的顶表面上的构图的掩埋氧化物层、以及所述构图的掩埋氧化物层顶部的单晶IV族半导体层，所述构图的掩埋氧化物层具有开口，所述开口延伸通过所述构图的氧化物层并填充有单晶IV族半导体材料，其中所述开口的宽度、所述开口之间的距离、或所述开口的所述宽度和所述开口之间的所述距离二者独立地具有至少一个小于光刻可限定尺寸的空间范围，所述至少一个空间范围平行于所述衬底的顶表面延伸；栅极介质，在所述硅衬底的所述顶表面上；栅极电极，在所述栅极介质的顶表面上；以及源极和漏极，在所述衬底中并在所述栅极电极的相反侧上。
本发明的第五方面为半导体结构，包括硅衬底；栅极介质，在所述硅衬底的顶表面上；栅极电极，在所述栅极介质的顶表面上；源极和漏极，在所述衬底中并在所述栅极电极的相反侧上；以及第一空隙或第一空隙组，在所述衬底中并在所述源极下面，以及第二空隙或第二空隙组，在所述衬底中并在所述漏极下面。
在权利要求中阐明了本发明的特征。然而，当接合附图阅读本发明时，通过参考下面说明性实施例的详细描述将更好的理解本发明本身，其中图1A到1H为部分横截面图，示出了根据本发明的第一实施例在半导体衬底中形成掩埋隔离区的步骤；图2A到2E为部分横截面图，示出了根据本发明的第二实施例在半导体衬底中形成掩埋隔离区的步骤；图3A到3E为部分横截面图，示出了根据本发明的第三实施例在半导体衬底中的半导体器件中形成掩埋隔离区的步骤；图4A到4L为部分横截面图，示出了根据本发明的第四实施例在半导体衬底中的半导体器件中形成掩埋隔离区的步骤；以及图5A到5J为部分横截面图，示出了根据本发明的第五实施例在半导体衬底中的半导体器件中形成掩埋隔离区的步骤。
具体实施例方式
本发明利用的所有纳米掩模层在没有光刻工艺的情况下形成。在光刻工艺中，通过将抗蚀剂层暴露到会在抗蚀剂层中形成图形的能量，通过使用光波长辐射(即，可见或紫外)或X-射线辐射，或通过用电子束直接将图形写(即，没有掩模)进光致抗蚀剂，在光致抗蚀剂层中形成图形。光刻工艺中通常也需要图像显影工艺。纳米掩模层通常具有图形，所述图形中一个或多个图形特征(即开口宽度、岛宽度、岛之间的距离或开口之间的距离)具有比常规光刻工艺可获得的尺寸小的尺寸。这些尺寸指定为在“纳米”范围之内，而且，在一个实例中，是在约2nm到约100nm之间。
图1A到1H为部分横截面图，示出了根据本发明的第一实施例在半导体衬底中形成掩埋隔离区的步骤。图1A中，将硅衬底100曝露到高能氧注入，以形成离衬底100的顶表面110进入衬底距离D1的富氧层105。富氧层105限定硅衬底100的上部分作为富氧层和衬底顶表面之间的硅层115。富氧层105可以包括二氧化硅区。因为在半导体结构中可以稍微改变硅的氧化物的精确化学计量，为了本发明，术语二氧化硅包括具有具体分子式SiO2以及通用分子式SixOy的硅和氧的化合物。在一个实例中，距离D1为约20nm到100nm。
图1B中，在衬底100的顶表面110上形成硬掩模层120。在一个实例中，硬掩模层120包括约50nm厚的氮化硅。在硬掩模层120的顶表面130上形成纳米掩模125。纳米掩模层125包括从纳米掩模层125的顶表面140延伸到硬掩模层120的顶表面130的空隙区135和实心区145。在第一实例中，空隙区135是连续实心区145中的孔洞。在第二实例中，实心区145是被空隙区135包围的岛。空隙区135在与衬底100的顶表面110平行的方向上具有至少一个尺寸D2的空间范围，而实心区145在与衬底100的顶表面110平行的方向上具有至少一个尺寸D3的空间范围。在第一实例中，D2和D3相互独立地在约2nm和约100nm之间。在第二实例中，D2和D3相互独立地在约2nm和约50nm之间。
下面是形成可以用作纳米掩模的层的方法的两个实例。形成纳米掩模层的第一方法利用嵌段共聚物。嵌段共聚物包括两个或多个共价连接以形成单个分子的化学上截然不同的聚合物链。由于相互排斥，嵌段共聚物趋于分离为不同的相畴，并出现自组织的微结构，从其中可以选择性地除去一种聚合物。形成纳米掩模层的第二方法利用纳米晶体。
在第一嵌段共聚物实例中，在表面上旋涂施加聚苯乙烯(PS)中的聚甲基丙烯酸甲酯(PMMA)共聚物，然后加热到约100℃到约400℃之间，以驱走PMMA聚合物或其部分，以形成纳米掩模层。作为选择，可以通过使用比PS优先溶解PMMA的溶剂来除去PMMA。在除去PMMA之前，可以在电场中将PMMA/PS共聚物层垂直取向进入与施加PMMA/PS共聚物的表面垂直的圆柱相畴。
在第二嵌段共聚物实例中，可以使PMMA/PS共聚物层自组装为聚苯乙烯矩阵中的六边形堆积的PMMA圆柱体阵列。通过其它公知的方法在衬底上旋涂甲苯或其它溶剂中的稀聚合物溶液，然后退火所得膜，可以使PMMA圆柱体取向垂直所述膜的平面。然后通过曝露到电子束或紫外射线并在醋酸或其它有效溶剂中溶解来除去PMMA圆柱体。所得纳米掩模层通常具有最大宽度(或直径)约20纳米的六边形堆积的孔洞。通过控制分子量和两种聚合物嵌段的相对比率，可以将孔洞的尺寸控制在从约2纳米上至约100纳米的范围，而孔洞间隙为从约2纳米上至约100纳米。
在第三嵌段共聚物实例中，PS/聚丁二烯(PB)嵌段共聚物用作纳米掩模层的开始材料。PS/PB嵌段共聚物自组装为嵌入PS矩阵中的六边形堆积的PB圆柱体阵列。使PB圆柱体取向垂直纳米掩模层的平面，这可以通过其它公知方法在去离子水浴的表面上涂敷甲苯或类似溶剂中的稀PS/PB嵌段共聚物溶液滴，然后使甲苯蒸发来形成。这会留下通常约100到约200nm厚的膜，然后可以在将要纳米掩蔽的表面上淀积所述膜。然后通过退火和与臭氧反应除去PB圆柱体，该PB圆柱体与PB反应比与PS反应更迅速，因此就留下了具有最大宽度(或直径)通常为约13nm的孔洞的纳米掩模层。通过控制共聚物的分子量，可以将孔洞的尺寸控制在最大宽度(或直径)从约2到约100纳米的范围，而以从约2到约100纳米的间隔分离。
在第四嵌段共聚物实例中，用与PB圆柱体选择性地键合的OsO4处理PS/PB嵌段共聚物层(如上面在第三嵌段共聚物实例中所述)。现在用臭氧以比PB更快的速率攻击PS成分，由此留下岛的图形而不是孔洞。
在第五嵌段共聚物实例中，使用PS/聚异戊二烯(PI)嵌段共聚物。PS/PI嵌段共聚物与上面在第三和第四嵌段共聚物实例中所述的PS/PB嵌段共聚物类似，除了PI自组装为球体而不是圆柱体。因此，不需要将PI成分取向垂直将要形成的纳米掩模层的平面。也可以用OsO4处理PS-PI膜，以形成反图形。
在第六嵌段共聚物实例中，旋涂施加PS/聚(苯乙烯-b-茂铁二甲基硅烷)(PFS)嵌段共聚物，并通过氧反应离子蚀刻(RIE)除去PS，以形成PFS岛。
在第一纳米晶体实例中，在将要纳米掩蔽的表面上脉冲等离子体淀积聚马来酸酐聚合物层。然后用链烷硫醇溶液处理聚合物表面，所述溶液例如，室温下黑暗中约0.0008体积％的1，6-乙二硫醇、约12体积％的氨水(35重量％)和约88体积％的2-丙醇的混合物。在清洗之后，在室温下在黑暗中将处理的表面浸入包含约0.016重量％的CdSe纳米晶体的甲苯溶液中，在此浸入期间CdSe纳米晶体会黏附在处理的表面上。在一个实例中，可以使用约2.4到约4nm的CdSe纳米晶体。
在第二纳米晶体实例中，用CdS纳米晶体代替CdSe纳米晶体。
尽管给出了几个纳米掩模制备的实例，但是，包括宽度(或直径)为约2nm到约100nm间隔为约2nm到约100nm的材料的岛，或包括具有从纳米掩模层的顶表面延伸到底表面的宽度(或直径)为约2nm到约100nm间隔为约2nm到约100nm的空隙的材料的任何纳米掩模层，可以用于实践本发明，假设所述材料对将把纳米掩模图形转移到下面的材料中的蚀刻工艺具有充足的抵抗。
图1C中，除去(例如通过RIE工艺)硬掩模层120(参照图1B)，以形成构图的硬掩模层120A和暴露硅衬底100，其中硬掩模层不受构图的纳米掩模层125保护。从而将纳米掩模层图形转移到硬掩模层。
图1D中，除去纳米掩模层125(参照图1C)并形成构图的硅层115A(例如通过在富氧层105上停止的RIE)，其中硅层115(参照图1C)不受构图的硬掩模层120A保护。构图的硅层115A包括从构图的硅层115A的顶表面162延伸到富氧层105的空隙区161、和实心区163。在第一实例中，空隙区161为连续实心区163中的孔洞。在第二实例中，实心区163为被空隙区161包围的岛。空隙区161在与实心区163的顶表面162平行的方向上具有至少一个尺寸D2的空间范围，而实心区163在与实心区163的顶表面162平行的方向上具有至少一个尺寸D3的空间范围。D2和D3的值如上所述。
图1E中，在实心区163的暴露侧壁155上形成氮化硅隔离物150。可以通过淀积保形氮化硅层并接着RIE选择性地蚀刻在二氧化硅和硅上的氮化硅来形成隔离物150。在一个实例中，保形氮化硅层厚约2nm和约5nm之间。在形成隔离物150之后，实施热氧化，以将富氧层105(参照图1D)转化为掩埋氧化物层105A。在一个实例中，在约1000℃到约1200℃下，在氧气、水蒸汽或氧气/水蒸汽大气中实施热氧化约10毫秒到约600秒。
图1F中，除去构图的硬掩模层120A(参照图1E)和隔离物150，并形成单晶IV族半导体层160。IV族半导体层160可以包括硅、锗或通过分子式SixGey表示的硅锗混合物，其中x＝0到1而y＝1-x。当x＝0时，IV族半导体层160包含锗而不包含硅。当x＝1时，IV族半导体层160包含硅而不包含锗。在一个实例中，淀积多晶SixGey并通过在约850℃下在氢气中使用构图的硅层115A作为籽晶层的退火将其转化为单晶层。单晶硅籽晶(层)允许(在相对高的例如在外延淀积期间或在850℃或更高温度退火期间使用的温度下)硅籽晶(层)和硅籽晶(层)上淀积的硅接合为与硅籽晶(层)具有相同单晶结构的单晶硅层。在另一实例中，使用构图的硅层115A作为籽晶层生长外延SixGey，接着在约850℃下氢气退火。在两个实例中，产生相对无缺陷的掩埋氧化物层105A上的相对无缺陷的IV族半导体层160，然而，外延实例通常形成更无缺陷的SixGey层。作为选择，可以实施在氢气中激光退火和热退火的结合。
图1G中，上面实施的关于图1F的退火导致构图的硅层115A(参照图1F)和IV族半导体层160(参照图1F)接合为与硅层115(参照图1A)具有相同单晶结构的单晶层。对IV族半导体层160(参照图1F)实施化学机械抛光(CMP)，以形成单晶IV族半导体层165。如果单晶IV族半导体层160(参照图1F)包含锗，那么单晶IV族半导体层165将包含硅和锗。掩埋氧化物层105A的顶表面166在IV族半导体层165的顶表面167之下的距离D4处。在一个实例中，D4为约20nm到约300nm。这样，就制造了绝缘体上硅(SOI)衬底。
图1H中，在IV族半导体层165中形成场效应晶体管(FET)185的源极170、漏极175和沟道区180。也在IV族半导体层162中形成沟槽隔离190。在沟道区180上形成栅极介质195和栅极电极。与栅极电极200一起示出了可选的绝缘侧壁隔离物205和绝缘覆层210。
图2A到2E为部分横截面图，示出了根据本发明的第二实施例在半导体衬底中形成掩埋隔离区的步骤。图2A中，在硅衬底225的顶表面220上形成二氧化硅层215。在一个实例中，二氧化硅层215厚约5nm到约100nm。
图2B中，在二氧化硅层215的顶表面230上形成纳米掩模层125。上述纳米掩模层125与本发明的第一实施例相关。
图2C中，除去二氧化硅层215(参照图2B)(例如通过RIE工艺)以形成构图的二氧化硅层215A并暴露硅衬底225，其中二氧化硅层215不受纳米掩模层125保护。构图的二氧化硅层215A包括从构图的硅层215A的顶表面232延伸到衬底225的顶表面220的空隙区231和实心区233。在第一实例中，空隙区231为连续实心区233中的孔洞。在第二实例中，实心区233为被空隙区231包围的岛。空隙区231在与实心区233的顶表面232平行的方向上具有至少一个尺寸D2的空间范围，而实心区233在与实心区233的顶表面232平行的方向上具有至少一个尺寸D3的空间范围。D2和D3的值如上所述。
图2D中，除去纳米掩模层125(参照图2C)，并使用暴露的硅衬底225作为籽晶来形成单晶IV族半导体层235。IV族半导体层235可以包括硅、锗或通过分子式SixGey表示的硅锗混合物，其中x＝0到1而y＝1-x。当x＝0时，IV族半导体层235包含锗而不包含硅。当x＝1时，IV族半导体层235包含硅而不包含锗。在一个实例中，淀积多晶SixGey并通过在约850℃下在氢气中退火将其转化为单晶层，并接着进行CMP。在另一个实例中，使用构图的硅层215A作为籽晶层生长外延SixGey，接着在约850℃下在氢气中退火并接着进行CMP。再次，外延实例通常形成更无缺陷的硅层。作为选择，可以实施在氢气中激光退火和热退火的结合。构图的掩埋氧化物层215A的顶表面236在IV族半导体层235的顶表面237之下的距离D4处。在一个实例中，D4为约20nm到约300nm。这样，就制造了绝缘体上硅(SOI)或绝缘体上SixGey衬底，虽然绝缘体部分不连续。
图2E中，在IV族半导体层235中形成FET185A的源极170、漏极175和沟道区180。也在IV族半导体层235中形成沟槽隔离190。在衬底225中形成可选的阱240。阱是例如通过离子注入掺杂的衬底区域，其中制造FETs的扩散部分。可选的阱240可以部分延伸在沟槽隔离190下面。在沟道区180上形成栅极介质195和栅极电极200。与栅极电极200一起示出了可选的绝缘侧壁隔离物205和绝缘覆层210。二氧化硅层215A中的开口允许IV族半导体层235和衬底225之间的直接接触，这样提供了FET185A的改进冷却和体电位控制。
图3A到3E为部分横截面图，示出了根据本发明的第三实施例在半导体衬底中的半导体器件中形成掩埋隔离区的步骤。图3A中，在硅衬底225的顶表面220上形成二氧化硅层215。在一个实例中，二氧化硅层215厚约5nm到约100nm。在二氧化硅层215的顶表面230上形成氮化硅层245。在一个实例中，氮化硅层厚约50nm到约100nm。在氮化硅层245中形成开口250，以在开口中暴露二氧化硅层215。
图3B中，在二氧化硅层215的顶表面230上形成纳米掩模125。上述纳米掩模层125与本发明的第一实施例相关。
图3C中，除去二氧化硅层215(参照图3B)(例如通过对氮化硅具有选择性的RIE工艺)以形成构图的二氧化硅层215B并暴露硅衬底225，其中二氧化硅层不受纳米掩模层125保护。构图的二氧化硅层215B包括从构图的硅层215B的顶表面252延伸到衬底225的顶表面220的空隙区251和实心区253。在第一实例中，空隙区251为连续实心区253中的孔洞。在第二实例中，实心区253为被空隙区251包围的岛。空隙区251在与实心区253的顶表面252平行的方向上具有至少一个尺寸D2的空间范围，而实心区253在与实心区253的顶表面252平行的方向上具有至少一个尺寸D3的空间范围。D2和D3的值如上所述。
图3D中，除去纳米掩模层125(参照图2C)和氮化物层245，并使用暴露的硅衬底225作为籽晶来形成单晶IV族半导体层235。在一个实例中，淀积多晶SixGey并通过在约850℃下在氢气中退火将其转化为单晶层并接着进行CMP。在另一实例中，使用衬底225作为籽晶层生长外延SixGey，接着在约850℃下在氢气中退火并接着进行CMP。再次，外延实例通常形成更无缺陷的硅层。作为选择，可以实施在氢气中激光退火和热退火的结合。构图的掩埋氧化物层215B的顶表面266在IV族半导体层235的顶表面237之下的距离D4处。在一个实例中，D4为约20nm到约300nm。这样，就制造了绝缘体上硅(SOI)衬底，虽然绝缘体部分不连续。
图3E中，在IV族半导体层235中形成FET185C的源极170、漏极175和沟道区180。源极170和漏极175与构图的二氧化硅层215B的第二区域265对准，而沟道区180和栅极电极200与构图的氧化物层215B的(岛或空隙的)第一区域260对准。也在IV族半导体层235中形成沟槽隔离190。在衬底225中形成可选的阱240。可选的阱240可以部分延伸在沟槽隔离190下面，并掺杂与衬底225的掺杂类型相反和/或到不同的掺杂浓度。在沟道区180上形成栅极介质195和栅极电极200。与栅极电极200一起示出了可选的绝缘侧壁隔离物205和绝缘覆层210。二氧化硅层215B中的开口允许IV族半导体层235和衬底225之间的直接接触，这样提供了FET185B的改进冷却和体电位控制。应该注意，第一区域260可以部分延伸在源极170和/或漏极175下面，而第二区域265可以部分延伸在栅极电极200下面。
图4A到4L为部分横截面图，示出了根据本发明的第四实施例在半导体衬底中的半导体器件中形成掩埋隔离区的步骤。图4A中，在硅衬底270中形成沟槽隔离190和可选的阱240。
图4B中，在可选的阱240之上的衬底270的顶表面275上形成虚栅极280。虚栅极280包括钨、铪、钽或多晶硅。虚栅极280应该包括对后面的氧化和退火工艺的温度具有抵抗的材料。虚栅极280可以包括几层，例如与可选的阱240接触的二氧化硅层和氧化物之上的钨层，以及，如果需要，氮化硅覆层。可以用材料封包虚栅极280以防止其在后面的氧化工艺期间氧化。在一个实例中，在暴露的虚栅极280的所有表面上形成氮化硅层，以保护虚栅极不受后面工艺步骤的影响。在一个实例中，虚栅极280具有约50nm和约300nm之间的厚度。在衬底270的顶表面275上和虚栅极280的预表面285上形成硬掩模层290。在一个实例中，硬掩模层290为二氧化硅或二氧化硅层之上的氮化硅层。
图4C中，在二氧化硅层290的顶表面295上形成纳米掩模125。上述纳米掩模层125与本发明的第一实施例相关。
图4D中，除去(例如通过RIE工艺)二氧化硅层290(参照图4C)，以形成构图的二氧化硅层290A并暴露硅衬底270，其中二氧化硅层不受纳米掩模层125保护。构图的二氧化硅层290A包括二氧化硅区和完全通过构图的二氧化硅层290A形成的空隙区。纳米掩模层125的图形和图像尺寸被转移到构图的硬掩模层290A。
接下来，使用，例如，RIE工艺在硅衬底270中蚀刻开口300，其中硅衬底270不受构图的二氧化硅层290A保护。开口300可以包括包围硅岛的空隙或硅衬底270中形成的空隙。构图的二氧化硅层290A包括从衬底270的顶表面275延伸进入衬底距离D5的空隙区开口300和实心区302。在第一实例中，开口区300为连续实心区302中的孔洞。在第二实例中，实心区302为被开口区300包围的岛。开口300在与实心区302的顶表面301平行的方向上具有至少一个尺寸D2的空间范围，而实心区302在与实心区302的顶表面301平行的方向上具有至少一个尺寸D3的空间范围。D2和D3的值如上所述。将开口300蚀刻到深度D5。在一个实例中，D5为约20nm和300nm之间。可选地，可以在蚀刻硬掩模层290之后而在蚀刻硅衬底270之前除去纳米掩模层125。
图4E中，纳米掩模层125(参照图4D)被除去，并在开口300的侧壁310上形成氮化硅隔离物305，而且在图4F中，通过热氧化在开口300的底部320处暴露的硅，形成构图的掩埋氧化物层315。在一个实例中，在约1000℃到约1200℃下，在氧气、水蒸汽或氧气/水蒸汽大气中实施热氧化约5分钟到约60分钟。
图4G中，除去氮化硅隔离物305(参照图4F)，并在开口300中选择性地淀积外延IV族半导体材料，以形成外延或多晶IV族半导体球状物(nodule)322。IV族半导体球状物322可以包括硅、锗或通过分子式SixGey表示的硅锗混合物，其中x＝0到1，而y＝1-x。当x＝0时，IV族半导体球状物322包含锗而不包含硅。当x＝1时，IV族半导体球状物322包含硅而不包含锗。然后在约850℃下氢气退火，以回流硅衬底270和IV族半导体球状物322。退火工艺也从掩埋氧化物层315中除去缺陷。
图4H中，上述实施的关于图4G的退火导致IV族半导体球状物322(参照图4G)和硅衬底270接合为与硅衬底270具有相同单晶结构的单晶层。如果IV族半导体球状物322(参照图4G)包括锗，那么氧化物层315和衬底270的顶表面275之间的衬底270区将包括硅和锗。除去任何残留的构图硬掩模层290A(参照图4G)的痕迹，而且在图4I中，例如，通过离子注入形成源极170、漏极175，并由此限定沟道区180。构图的掩埋氧化物层315的顶表面316在衬底270的顶表面275之下的距离D4处。在一个实例中，D4为约20nm到约300nm。应该注意，掩埋氧化物层315没有明显延伸在虚栅极280下面。
图4J中，覆盖淀积二氧化硅层325并实施CMP工艺，以共平面化二氧化硅层325的顶表面330和虚栅极280的(新)顶表面335。
图4K中，除去虚栅极280(参照图4J)并淀积栅极介质层340，接着淀积栅极导体层345。或者，可以热生长薄的栅极氧化物代替淀积栅极介质。
图4L中，使栅极导体层345和栅极介质层340(参照图4K)经过CMP工艺，以形成栅极电极350。这样就制造了包括源极170、漏极175、沟道180、栅极介质340和栅极电极350的FET185D。掩埋氧化物层315中的开口允许硅层沟道区180和衬底270之间的直接接触，这样提供了FET185D的改进冷却和体电位控制。应该注意，掩埋氧化物层315部分延伸在栅极电极350下面。
图5A到5J为部分横截面图，示出了根据本发明的第五实施例在半导体衬底中的半导体器件中形成掩埋隔离区的步骤。图5A中，在硅衬底270中形成沟槽隔离190和可选的阱240。
图5B中，在可选的阱240上的衬底270的顶表面275上形成虚栅极280。在一个实例中，虚栅极280包括钨、铪、钽或多晶硅。虚栅极280已经描述，参考本发明的第四实施例。虚栅极280也可以被封包。在一个实例中，在虚栅极280的所有暴露表面上形成氮化硅层，以保护虚栅极不受后面工艺步骤的影响。
图5C中，在二氧化硅层290的顶表面295上形成纳米掩模125。上述纳米掩模层125与本发明的第一实施例相关。
图5D中，使用，例如，RIE工艺在硅衬底270中蚀刻开口300，其中硅衬底270不受构图的纳米掩模层290A保护。作为选择，可以如本发明的第四实施例，使用硬掩模层将纳米掩模125的图形转移到硅衬底270。在第一实例中，开口区300为连续实心区302中的孔洞。在第二实例中，实心区302为被开口区300包围的岛。开口区300在与实心区302的顶表面301平行的方向上具有至少一个尺寸D2的空间范围，而实心区302在与实心区302的顶表面301平行的方向上具有至少一个尺寸D3的空间范围。D2和D3的值如上所述。将开口300蚀刻到深度D5。在一个实例中，D5为约20nm和300nm之间。
接下来，在图5E中，纳米掩模层125(参照图5D)被除去。
图5F中，在约1100℃下实施氢气退火，该退火使硅衬底流动以及开口300(参照图5E)接合为位于从硅衬底270的顶表面275的距离D6的虚栅极280的任何侧面上的空隙355。在一个实例中，D6为约20nm到约250nm。尽管将每个空隙355示为单个腔体，但是每个空隙355可以包括空隙区(即，一组通过薄的硅壁分隔的相邻的单独腔体，其中一些腔体可以互相连接)。
图5G中，例如，通过离子注入形成源极170、漏极175，并由此限定沟道区180。应该注意，掩埋氧化物层315没有明显延伸在虚栅极280下面。
图5H中，覆盖淀积二氧化硅层325并实施CMP工艺，以共平面化二氧化硅层325的顶表面330和虚栅极280的(新)顶表面335。
图5I中，除去虚栅极280(参照图5H)并淀积栅极介质层340，接着淀积栅极导体层345。或者，可以热生长薄的栅极氧化物代替淀积栅极介质。
图5J中，使栅极导体层345和栅极介质层340(参照图5I)经过CMP工艺，以形成栅极电极350。这样就制造了包括源极170、漏极175、沟道180、栅极介质340和栅极电极350的FET185E。空隙355之间的空间允许硅层沟道区180和衬底270之间的直接接触，这样提供了FET185E的改进冷却和体电位控制。此外，没有掩埋氧化物缺陷需要应付。应该注意，空隙335部分延伸在栅极电极350下面。
这样，本发明提供了在半导体衬底中形成掩埋隔离区的改进的方法，和形成具有掩埋隔离的半导体器件的方法，还提供了器件的冷却和体电位控制。
为了理解本发明，上面给出了本发明的实施例的描述。应该理解，本发明不限于这里描述的具体实施例，而是对于本领域内的技术人员将变得明显的是，在不脱离本发明的范围的情况下，能够进行各种修改、重新设置和替换。因此，旨在下述权利要求覆盖落入本发明的实质精神和范围的所有这样的修改和改变。
权利要求
1.一种形成半导体结构的方法，包括以下步骤(a)提供单晶硅衬底；(b)在所述衬底的顶表面上形成硬掩模层；(c)在不实施光刻工艺的情况下在所述硬掩埋层的顶表面上形成纳米掩模层，所述纳米掩模层具有掩蔽图形；(d)将所述掩蔽图形蚀刻到所述硬掩模层中以形成具有开口的构图的硬掩模层，所述开口从所述构图的硬掩模层的顶表面延伸到所述衬底的所述顶表面，其中所述开口、所述开口之间的距离、或所述开口和所述开口之间的所述距离二者独立地具有至少一个平行于所述构图的硬掩模层的所述顶表面延伸的空间范围；以及(e)在除去所述纳米掩模层之后，在所述构图的硬掩模层的顶表面上形成单晶IV族半导体层，所述单晶IV族半导体层填充所述构图的硬掩模层中的所述开口。
2.根据权利要求1的方法，其中通过淀积外延硅、外延锗或外延硅和锗的混合物来形成所述单晶IV族半导体层。
3.根据权利要求1的方法，还包括以下步骤(f)退火所述IV族半导体层。
4.根据权利要求1的方法，还包括以下步骤(f)实施化学机械抛光以平面化所述单晶IV族半导体层的顶表面。
5.根据权利要求1的方法，其中所述构图的硬掩模层包括硬掩模岛或所述开口为所述硬掩模层中的孔洞。
6.根据权利要求1的方法，其中所述构图的硬掩模层的顶表面在所述单晶IV族半导体层的顶表面之下约20纳米到约300纳米。
7.根据权利要求1的方法，其中所述纳米掩模层包括嵌段共聚物层，所述嵌段共聚物层包括两种或多种不同的聚合物，从所述嵌段共聚物除去全部或部分一种所述聚合物。
8.根据权利要求1的方法，其中所述纳米掩模层包括纳米晶体。
9.根据权利要求1的方法，还包括以下步骤在所述单晶IV族半导体层的顶表面上形成栅极介质；在所述栅极介质的顶表面上形成栅极电极；以及在所述栅极电极的相反侧上的所述单晶IV族半导体层中形成源极和漏极。
10.根据权利要求9的方法，还包括以下步骤在步骤(b)和(c)之间，在所述单晶IV族半导体层的准备用于形成所述源极和所述漏极的区域之上的所述硬掩模层的所述顶表面上形成保护层，所述保护层防止将所述掩蔽图形转移到所述硬掩模层中。
11.根据权利要求1的方法，其中所述至少一个空间范围为约2纳米到约100纳米。
12.根据权利要求1的方法，其中所述单晶IV族半导体层包括SixGey，其中x＝0到1，而y＝1-x。
13.一种形成半导体结构的方法，包括以下步骤(a)提供单晶硅衬底；(b)在所述衬底的顶表面上形成虚栅极；(c)在不实施光刻工艺的情况下在所述衬底的顶表面上和所述虚栅极的顶表面上形成纳米掩模层，所述纳米掩模层具有掩蔽图形；(d)将所述掩蔽图形蚀刻到没有被所述虚栅极覆盖的所述衬底中，以在所述衬底中形成具有开口的构图的硅区，所述开口从所述衬底的顶表面延伸进入所述衬底预定的距离，其中所述开口、所述开口之间的距离、或所述开口和所述开口之间的所述距离二者独立地具有至少一个平行于所述构图的层的所述顶表面延伸的空间范围；(e)在除去所述纳米掩模层之后，在所述衬底的所述顶表面上和所述开口的侧壁上形成保护层；(f)氧化在所述开口的底部中暴露的所述衬底，以形成掩埋的构图的二氧化硅层；(g)从所述开口的所述侧壁除去所述保护层；以及(h)用单晶IV族半导体材料填充所述开口。
14.根据权利要求13的方法，其中步骤(h)包括在所述开口中选择性地淀积多晶SixGey并退火所述SixGey，其中x＝0到1，而y＝1-x。
15.根据权利要求13的方法，其中通过淀积外延SixGey进入所述开口用单晶SixGey填充所述开口，其中x＝0到1，而y＝1-x。
16.根据权利要求13的方法，其中所述构图的硅区包括硅岛或所述开口为所述构图的硅区中的孔洞。
17.根据权利要求13的方法，其中所述掩埋的构图的二氧化硅层的顶表面在所述衬底的顶表面之下约20纳米到约300纳米。
18.根据权利要求13的方法，其中所述纳米掩模层包括嵌段共聚物层，所述嵌段共聚物层包括两种或多种不同的聚合物，从所述嵌段共聚物除去全部或部分一种所述聚合物。
19.根据权利要求13的方法，其中所述纳米掩模层包括纳米晶体。
20.根据权利要求13的方法，还包括以下步骤在所述衬底中在所述虚栅极的相反侧上形成源极和漏极；在所述虚栅极上和在没有被所述虚栅极覆盖的所述衬底的所述顶表面上形成平面化层；共平面化所述平面化层的顶表面和所述虚栅极的顶表面；除去所述虚栅极；在通过除去所述虚栅极暴露的所述衬底的顶表面上形成栅极介质；以及在所述栅极介质的顶表面上形成栅极电极，所述栅极电极与所述源极和所述漏极自对准。
21.根据权利要求20的方法，其中所述掩埋的构图的二氧化硅层在所述源极和所述漏极下面延伸。
22.根据权利要求20的方法，其中所述掩埋的构图的二氧化硅层完全不在所述栅极电极下面延伸。
23.根据权利要求13的方法，还包括以下步骤在步骤(a)之前形成在所述衬底中掩埋的富氧层。
24.根据权利要求23的方法，其中所述开口从所述衬底的所述顶表面延伸到所述富氧层。
25.根据权利要求13的方法，其中所述至少一个空间范围为约2纳米到约100纳米。
26.根据权利要求13的方法，其中所述单晶IV族半导体材料包括SixGey，其中x＝0到1，而y＝1-x。
27.一种形成半导体结构的方法，包括以下步骤(a)提供单晶硅衬底；(b)在所述衬底的顶表面上形成虚栅极；(c)在不实施光刻工艺的情况下在所述衬底的顶表面上和所述虚栅极的顶表面上形成纳米掩模层，所述纳米掩模层具有掩蔽图形；(d)将所述掩蔽图形蚀刻到没有被所述虚栅极覆盖的所述衬底中，以在所述衬底中形成开口，所述开口从所述衬底的顶表面延伸进入所述衬底预定的距离，其中所述开口、所述开口之间的距离、或所述开口和所述开口之间的所述距离二者独立地具有至少一个平行于所述构图的层的所述顶表面延伸的空间范围；以及(e)退火所述衬底以回流邻近所述衬底的所述顶表面的硅，从所述衬底的所述顶表面密封所述开口并将所述开口接合为掩埋空隙。
28.根据权利要求27的方法，其中所述掩埋空隙的顶表面在所述衬底的顶表面之下约20纳米到约300纳米。
29.根据权利要求27的方法，其中所述纳米掩模层包括嵌段共聚物层，所述嵌段共聚物层包括两种或多种不同的聚合物，从所述嵌段共聚物除去全部或部分一种所述聚合物。
30.根据权利要求27的方法，其中所述纳米掩模层包括纳米晶体。
31.根据权利要求27的方法，还包括以下步骤在所述衬底中在所述虚栅极的相反侧上形成源极和漏极；在所述虚栅极上和在没有被所述虚栅极覆盖的所述衬底的所述顶表面上形成平面化层；共平面化所述平面化层的顶表面和所述虚栅极的顶表面；除去所述虚栅极；在通过除去所述虚栅极暴露的所述衬底的顶表面上形成栅极介质；以及在所述栅极介质的顶表面上形成栅极电极，所述栅极电极与所述源极和所述漏极自对准。
32.根据权利要求31的方法，其中所述一个或多个掩埋空隙在所述源极下面延伸，以及一个或多个掩埋空隙在所述漏极下面延伸。
33.根据权利要求31的方法，其中所述掩埋空隙完全不在所述栅极电极下面延伸。
34.根据权利要求31的方法，其中所述至少一个空间范围为约2纳米到约100纳米。
35.一种半导体结构，包括衬底，包括硅下层、所述硅下层的顶表面上的构图的掩埋氧化物层、以及所述构图的掩埋氧化物层顶部的单晶IV族半导体层，所述构图的掩埋氧化物层具有开口，所述开口延伸通过所述构图的氧化物层并填充有单晶IV族半导体材料，其中所述开口的宽度、所述开口之间的距离、或所述开口的所述宽度和所述开口之间的所述距离二者独立地具有至少一个小于光刻可限定尺寸的空间范围，所述至少一个空间范围平行于所述衬底的顶表面延伸；栅极介质，在所述硅衬底的所述顶表面上；栅极电极，在所述栅极介质的顶表面上；以及源极和漏极，在所述衬底中并在所述栅极电极的相反侧上。
36.根据权利要求35的结构，其中所述构图的掩埋氧化物层包括氧化物岛或氧化物层中的开口。
37.根据权利要求35的结构，其中所述构图的掩埋氧化物层的顶表面在所述衬底的顶表面之下约20纳米到约300纳米。
38.根据权利要求35的结构，其中所述构图的掩埋氧化物层在所述源极、所述漏极和所述栅极电极下面延伸。
39.根据权利要求35的结构，其中所述构图的掩埋氧化物层在所述栅极电极下面而不在所述源极和所述漏极下面延伸。
40.根据权利要求35的结构，其中所述构图的掩埋氧化物层在所述栅极电极下面并部分在所述源极和所述漏极下面延伸。
41.根据权利要求35的结构，还包括在所述源极和所述漏极下面延伸的连续掩埋氧化物层。
42.根据权利要求36的结构，还包括在所述栅极和所述漏极下面延伸的连续掩埋氧化物层，所述构图的掩埋氧化物层在所述栅极电极下面延伸。
43.根据权利要求35的方法，其中所述至少一个空间范围为约2纳米到约100纳米。
44.根据权利要求35的方法，其中所述单晶IV族半导体材料和所述单晶IV族半导体层独立地包括SixGey，其中x＝0到1，而y＝1-x。
45.一种半导体结构，包括硅衬底；栅极介质，在所述硅衬底的顶表面上；栅极电极，在所述栅极介质的顶表面上；源极和漏极，在所述衬底中并在所述栅极电极的相反侧上；以及第一空隙或第一空隙组，在所述衬底中并在所述源极下面，以及第二空隙或第二空隙组，在所述衬底中并在所述漏极下面。
46.根据权利要求45的结构，其中所述第一或所述第二空隙的最顶表面在所述衬底的顶表面之下约20纳米到约300纳米，或其中所述第一和所述第二空隙组的最接近所述衬底的所述顶表面的空隙的最顶表面在所述衬底的所述顶表面之下约20纳米到约300纳米。
47.根据权利要求45的结构，其中所述第一和所述第二空隙或空隙组不在所述栅极电极下面延伸。
48.根据权利要求45的结构，其中所述第一和所述第二空隙或空隙组部分在所述栅极电极下面延伸。
49.根据权利要求45的方法，其中所述至少一个空间范围为约2纳米到约100纳米。
全文摘要
半导体结构和形成半导体结构的方法。半导体结构包括纳米结构或使用纳米结构制造。形成半导体结构的方法包括使用纳米掩模产生纳米结构和使用产生的纳米结构实施附加半导体工艺步骤。
文档编号H01L21/84GK1828861SQ200610002740
公开日2006年9月6日 申请日期2006年1月25日 优先权日2005年1月28日
发明者S·J·霍姆斯, M·C·哈基, C·W·科布格尔三世, 古川俊治, D·V·霍拉克 申请人:国际商业机器公司