专利名称：利用sab增加侧墙宽度的嵌入式eeprom工艺方法
技术领域：
本发明涉及一种集成电路半导体器件制造的工艺方法，尤其涉及一种 利用SAB增加侧墙宽度的嵌入式EEPROM工艺方法。
背景技术：
在嵌入式EEPROM (电可擦除只读存储器)工艺中，要将逻辑低压器 件和存储器高压器件集成在一起。在尽可能保持器件性能符合模型的前提 下，降低器件的Ioff (漏电电流)能降低EEPROM的stand-by (待机) 电流，而加宽侧墙(Spacer)的宽度能有效地降低短沟道器件的源漏 (source-drain)间的串通，从而降低器件的Ioff。
目前，利用SAB (硅化物阻挡层)增加侧墙宽度的嵌入式EEPROM工 艺一般包括如下步骤多晶硅形成后，自对准形成LDD (Light Doped Drain,轻掺杂的源漏区)注入；淀积氧化膜和氮化膜，蚀刻后形成侧墙； 接着，自对准形成Source-Drain (源漏)注入；淀积氧化膜和氮化膜， 形成SAB。
通过增加形成侧墙的氮化膜厚度能得到宽侧墙的效果，但是受到多晶 栅之间最小间距设计规则(design rule)的限制，容易造成侧墙刻蚀后 互联的形貌，阻挡随后的源漏注入。增加侧墙宽度一般选择增加形成 Space的介质膜厚度。在0. 18微米工艺平台中，侧墙一般选用氧化膜加 氮化膜组合，膜厚选择分别为100埃和1000埃左右。增加氮化膜的厚度，栅间距最小的design rule在0.25微米 左右，增加侧墙的厚度一方面会造成侧墙在最小design rule间距无法打 开，这样会阻挡source-drain注入，影响器件的性能；另一方面会影响 金属前介质层(PMD)的填充效果，形成空洞(Void)。所以增加侧墙膜的厚 度实现宽侧墙的办法是有限制的。
发明内容
本发明要解决的技术问题是提供一种利用SAB增加侧墙宽度的嵌入 式EEPROM工艺方法，能降低EEPROM的stand-by (待机)电流，降低器 件漏电Ioff (漏电电流)。
为解决上述技术问题，本发明提供一种利用SAB增加侧墙宽度的嵌 入式EEPROM工艺方法，包括如下步骤
(1) 在多晶硅栅极形成以及LDD注入后，淀积氧化膜和氮化膜，刻 蚀氮化膜后停在氧化膜上，形成侧墙；
(2) 淀积氧化膜，作为第一层硅化物阻挡层；
(3) 进行源漏注入；
(4) 淀积一层SiN作为第二层硅化物阻挡层，刻蚀去除第二层硅化 物阻挡层和第一层硅化物阻挡层，最后形成硅化物。
在步骤(1)中，所述的淀积氧化膜的厚度为100埃，所述的淀积氮 化膜的厚度为1000埃。
在步骤(2)中，所述的淀积氧化膜的厚度为100-150埃。
在步骤(4)中，所述的淀积一层SiN的厚度为80埃。
在步骤(4)中，所述刻蚀去除第二层硅化物阻挡层和第一层硅化物阻挡层具体为采用干法刻蚀法去掉第二层硅化物阻挡层，停在第一层硅 化物阻挡层上，再用湿法刻蚀法去掉第一层硅化物阻挡层。
和现有技术相比，本发明具有以下有益效果通过加宽侧墙宽度能降 低source-drain (源漏)穿通(punch-through)的可能，从而使存储 器高压器件和逻辑低压器件的Ioff都有明显改善，而器件的其他特性的 变化小于5%。 EEPR0M以及SRAM (Static RAM,静态随机存储器)的stand by电流明显减小。
图1是本发明实施例中步骤(1)完成后侧墙的结构示意图； 图2是本发明实施例中步骤(2)完成后侧墙的结构示意图； 图3是本发明实施例中步骤(3)完成后侧墙的结构示意图； 图4是本发明实施例中步骤(4)完成后侧墙的结构示意图。
具体实施例方式
下面结合附图和实施例对本发明作进一步详细的说明。 如图1-图4所示，本发明利用SAB增加侧墙宽度的嵌入式EEPR0M 工艺方法，具体包括如下步骤
(1) 在多晶硅栅极(Poly)形成以及LDD注入后，淀积100埃的氧化 膜(Oxide)和1000埃氮化膜(在O. 18微米嵌入式EEPR0M工艺中)，采 用干法刻蚀氮化膜后停在氧化膜上，残余在多晶硅栅极侧壁的氧化膜和氮 化膜就形成了侧墙(Spacer),侧墙的厚度能保证侧墙在最小多晶间距能 完全刻穿，见图l;
(2) 侧墙(Spacer)形成之后，淀积100-150埃的氧化膜，作为第一层硅化物阻挡层(SAB oxide)，见图2;
(3) 进行SD implant (源漏注入)，见图3;
(4) 注入完成后再淀积一层约80埃的SiN作为第二层硅化物阻挡 层；采用干法刻蚀法去掉该第二层硅化物阻挡层(SAB SiN)，停在第一层 硅化物阻挡层(SAB oxide)上，再用湿法刻蚀法去掉第一层硅化物阻挡 层(SAB oxide)，最后形成硅化物(Silicide)，见图4。
本发明通过增加侧墙宽度，使Source-drain两个背靠背的PN结(当 P型半导体和N型半导体结合在一起时，由于交界面处存在载流子浓度的 差异，这样电子和空穴都要从浓度高的地方向浓度低的地方扩散；但是， 电子和空穴都是带电的，它们扩散的结果就使P区和N区中原来的电中性 条件破坏了。 P区一侧因失去空穴而留下不能移动的负离子，N区一侧因 失去电子而留下不能移动的正离子;这些不能移动的带电粒子通常称为空 间电荷，它们集中在P区和N区交界面附近，形成了一个很薄的空间电荷 区，这就是所谓的PN结)距离更远，从而降低短沟道器件源漏之间穿通 的可能。
本发明提出了一种实现宽侧墙的方法，能实现宽侧墙的前提下有效地 解决宽侧墙无法刻穿的问题。该方法利用SAB淀积的氧化膜增加侧墙的 宽度，然后再进行source-drain注入，注入完成继续淀积第二层SAB， 第二层SAB采用氮化膜。.本工艺仅仅对现有的Source-drain注入的工艺 流程顺序进行了调整即由原来的侧墙形成后移动到SAB第一层氧化膜淀 积后，没有增加额外的工艺步骤又实现了宽侧墙，从而降低了器件的漏电， 提高了器件的性能。
权利要求
1、一种利用SAB增加侧墙宽度的嵌入式EEPROM工艺方法，其特征在于，包括如下步骤(1)在多晶硅栅极形成以及LDD注入后，淀积氧化膜和氮化膜，刻蚀氮化膜后停在氧化膜上，形成侧墙；(2)淀积氧化膜，作为第一层硅化物阻挡层；(3)进行源漏注入；(4)淀积一层SiN作为第二层硅化物阻挡层，刻蚀去除第二层硅化物阻挡层和第一层硅化物阻挡层，最后形成硅化物。
2、 如权利要求1所述的利用SAB增加侧墙宽度的嵌入式EEPR0M工 艺方法，其特征在于，在步骤(1)中，所述的淀积氧化膜的厚度为100 埃，所述的淀积氮化膜的厚度为1000埃。
3、 如权利要求1所述的利用SAB增加侧墙宽度的嵌入式EEPR0M工 艺方法，其特征在于，在步骤(2)中，所述的淀积氧化膜的厚度为100-150 埃。
4、 如权利要求1所述的利用SAB增加侧墙宽度的嵌入式EEPROM工 艺方法，其特征在于，在步骤(4)中，所述的淀积一层SiN的厚度为80 埃。
5、 如权利要求1所述的利用SAB增加侧墙宽度的嵌入式EEPR0M工 艺方法，其特征在于，在步骤(4)中，所述刻蚀去除第二层硅化物阻挡 层和第一层硅化物阻挡层具体为采用干法刻蚀法去掉第二层硅化物阻挡 层，停在第一层硅化物阻挡层上，再用湿法刻蚀法去掉第一层硅化物阻挡层。
全文摘要
本发明公开了一种利用SAB增加侧墙宽度的嵌入式EEPROM工艺方法，包括如下步骤(1)在多晶硅栅极形成以及LDD注入后，淀积氧化膜和氮化膜，刻蚀氮化膜后停在氧化膜上，形成侧墙；(2)淀积氧化膜，作为第一层硅化物阻挡层；(3)进行源漏注入；(4)淀积一层SiN作为第二层硅化物阻挡层，刻蚀去除第二层硅化物阻挡层和第一层硅化物阻挡层，最后形成硅化物。本发明通过加宽侧墙宽度能降低源漏穿通的可能，从而使存储器高压器件和逻辑低压器件的Ioff(漏电电流)都有明显改善。
文档编号H01L21/70GK101459140SQ200710094418
公开日2009年6月17日 申请日期2007年12月10日 优先权日2007年12月10日
发明者陈昊瑜, 龚新军 申请人:上海华虹Nec电子有限公司