画素结构及其制作方法

专利名称：画素结构及其制作方法
画素结构及其制作方法
技术领域：
本发明是有关于一种画素结构及其制作方法，且特别是有关于一种应用低温多晶 硅薄膜晶体管的画素结构及其制作方法。
背景技术：
早期的多晶硅薄膜晶体管(poly-silicon thin film transistor, poly-silicon TFT)的制作采用固相结晶(solid phase crystallization, SPC)制作工艺，由于 其制作工艺温度高达摄氏1000度，所以必需采用熔点较高的石英基板。此外，由于 石英基板成本比玻璃基板贵上许多，且在基板尺寸受限的情况下，因此过去只能发展 小型面板(面板大约仅有2至3吋)。近年来随着激光技术的不断进步，准分子激光 退火(excimer laser annealing, ELA)制作工艺也应用于多晶硅薄膜晶体管的制作 工艺中。
准分子激光退火制作工艺主要是使用激光光束照射于非晶硅层(amorphous silicon layer, a-Si layer)， 使得非晶硅层熔融(melting)后再结晶 (recrystallization)成为多晶硅层(poly-silicon layer)。由于采用准分子激 光退火制作工艺的多晶硅薄膜晶体管制作工艺可在温度摄氏600度以下完成全部制 作工艺，因此此种制作工艺所形成的多晶硅薄膜晶体管又被称为低温多晶硅薄膜晶体 管 (low temperature poly-silicon TFT, LTPS TFT)。
图1绘示为习知的一种应用低温多晶硅薄膜晶体管的画素结构100。在画素结构 100中，多晶硅图案112及多晶硅图案114形成于玻璃基板102之上，且多晶硅图案 112包括一源极区112s、 一漏极区112d、 一通道区112c以及位于源极区112s与通 道区112c之间以及位于漏极区112d与通道区112c之间的浅掺杂区112k。栅绝缘层 120覆盖多晶硅图案112与多晶硅图案114，而栅极图案132与下电极图案134位于 栅绝缘层120上，并分别对应于多晶硅图案112与多晶硅图案114上方。保护层140 覆盖栅极图案132与下电极图案134，而源极图案152a与漏极图案152b位于保护层 140上，并经由保护层140与栅绝缘层120分别连接至多晶硅图案112的源极区112s 与漏极区112d。此外，上电极图案154也配置于保护层140上，并对应于下电极图 案134上方。平坦层160覆盖源极图案152a、漏极图案152b与上电极图案154，且 平坦层160具有一接触窗162。画素电极170位于平坦层160上，并经由接触窗162 连接至漏极图案152b。
然而，习知此种应用低温多晶硅薄膜晶体管的画素结构，其制作工艺较为复杂。 一般而言，通常需要进行6道以上的掩模制作工艺，以形成如图1所示的画素结构。 此外，虽然图1中的多晶硅图案114、栅绝缘层120、下电极图案134、保护层140 与上电极图案154可形成储存电容，但因为多晶硅图案114会在掺杂制作工艺中受到 上方的下电极图案134屏蔽而无法具有良好的导电特性，因此相对限制了储存电容的 设计。

发明内容
本发明关于一种画素结构，其具有较佳的储存电容设计，且制作工艺上较为简单， 因而有助于降低生产成本。
本发明另关于一种画素结构的制作方法，其具有较为简化的制作工艺步骤，并可 制作具有良好特性的画素结构。
为具体描述本发明的内容，在此提出一种画素结构的制作方法。首先，提供一基 板，并依序形成一半导体层与第一导电层于基板上。接着，图案化半导体层与第一导 电层，以形成一半导体图案与一数据配线图案，其中半导体图案由半导体层所构成， 而数据配线图案由半导体层与第一导电层所构成。之后，依序形成一栅绝缘层与第二 导电层于基板上，并图案化栅绝缘层与第二导电层，以形成相连的一栅极图案以及一 扫描配线图案。栅极图案由栅绝缘层与第二导电层所构成，其中栅极图案位于半导体 图案上，并且暴露出部分的半导体图案，而被暴露的半导体图案位于栅极图案的两侧。 接着，形成一源极区、 一漏极区、 一通道区以及一轻掺杂区于半导体图案中，其中源 极区与漏极区分别位于栅极图案的两侧，通道区位于栅极图案下方，而轻掺杂区位于 通道区与源极区之间以及通道区与漏极区之间。接下来，形成一第三导电层于基板上， 再图案化第三导电层，以形成一源极图案以及一漏极图案，其中源极图案与漏极图案 分别位于栅极图案的两侧，并且分别连接源极区与漏极区，且源极图案更电性连接至 数据配线图案。然后，全面形成一保护层于基板上，接着图案化保护层，以形成一接 触窗暴露出漏极图案。最后形成一画素电极于保护层上，画素电极经由接触窗电性连 接至漏极图案。
在本发明的一实施例中，上述的图案化半导体层与第一导电层的步骤包括先形成 一光阻材料层于第一导电层上，并图案化光阻材料层，以形成一第一光阻图案与一第 二光阻图案，其中第一光阻图案对应于后续形成的半导体图案的位置，而第二光阻图 案对应于后续形成的数据配线图案的位置，且第一光阻图案的厚度小于第二光阻图案 的厚度。接着，通过第一光阻图案与第二光阻图案作为罩幕，以对半导体层与第一导 电层进行蚀刻，进而移除第一光阻图案与第二光阻图案所暴露的第一导电层与半导体 层。之后，对第一光阻图案与第二光阻图案进行一灰化制作工艺，以完全移除第一光 阻图案，并且移除部份的第二光阻图案。然后，通过剩余的第二光阻图案作为罩幕， 对半导体层与第一导电层进行蚀刻，进而移除第二光阻图案所暴露的第一导电层。最 后，移除剩余的第二光阻图案。
在本发明的一实施例中，上述的图案化光阻材料层的步骤包括通过一半调式掩模 或一灰调式掩模对光阻材料层进行一光刻制作工艺。
在本发明的一实施例中，上述的形成源极区、漏极区、通道区以及轻掺杂区的步 骤包括在图案化栅绝缘层与第二导电层之后，保留一光阻图案于栅极图案上，接着通 过光阻图案与栅极图案作为罩幕来对半导体图案进行一第一次离子掺杂，以形成源极 区与漏极区。之后，对光阻图案进行一灰化制作工艺，以移除一部份的光阻图案，使 光阻图案暴露出一部分的栅极图案。然后，以灰化后的光阻图案作为罩幕来蚀刻被暴 露的栅极图案，以使栅极图案更暴露出另一部分的半导体图案，再通过栅极图案作为 罩幕，对栅极图案所暴露的另一部分的半导体图案进行一第二次离子掺杂，其中第二 次离子掺杂为一轻离子掺杂，以形成轻掺杂区，最后移除光阻图案。上述的第一次离 子掺杂与第二次离子掺杂例如互为一 N型掺杂或一 P型掺杂。
在本发明的一实施例中，上述的画素结构的制作方法更包括图案化栅绝缘层与第 二导电层，以形成一第一电极图案位于数据配线图案上。此外，可进一步图案化第三 导电层，以形成一共用配线图案，且部分的共用配线图案位于第一电极图案上。
在本发明的一实施例中，上述的画素结构的制作方法更包括图案化半导体层与第 一导电层，以形成一第一电极图案。此外，可更进一步图案化栅绝缘层与第二导电层， 以形成一共用配线图案，其中部分的共用配线图案位于第一电极图案上。此外，漏极 图案可电性连接至第一电极图案。
在本发明的一实施例中，上述的栅绝缘层的厚度约为500埃至1500埃。
在本发明的一实施例中，上述的第二导电层的材质包括铝、钛/铝/钛、钛/钼/ 钛、钼、钼/铝/钼、钨化钼或上述组合。
在本发明的一实施例中，上述的第三导电层的材质包括钼、钼/铝/钼、铝、钛/ 铝/钛或上述组合。
在本发明的一实施例中，上述的保护层的材质可以是氧化硅、氮化硅、或是其组 合。此外，保护层的厚度约为2000埃至8000埃。
本发明提供一种画素结构，其主要包括一基板、 一半导体图案、 一数据配线、 一扫描配线、 一栅极图案、 一栅绝缘层、 一源极图案、 一漏极图案、 一保护层以及一 画素电极。半导体图案与数据配线形成于基板上，且半导体图案具有一源极区、 一漏 极区、 一通道区以及一轻掺杂区，其中源极区与漏极区分别位于通道区的两侧，而轻 掺杂区位于通道区与源极区之间以及通道区与漏极区之间。扫描配线形成于基板上， 并位于数据配线上方。此外，栅极图案形成于半导体图案上，并电性连接于扫描配线， 而栅绝缘层位于栅极图案以及半导体图案之间。另外，源极图案与漏极图案，分别配 置于栅极图案的两侧，并且分别电性连接源极区与漏极区，且源极图案更电性连接至 数据配线。保护层配置于基板上，以覆盖半导体图案、数据配线、扫描配线、栅极图 案、源极图案以及漏极图案，且保护层具有一接触窗，用以暴露出漏极图案。画素电 极配置于保护层上，且画素电极经由接触窗电性连接至漏极图案。 在本发明的一实施例中，上述的半导体图案的材质包括多晶硅。 在本发明的一实施例中，上述的扫描配线、栅极图案、源极图案及漏极图案的材 质包括金属。
在本发明的一实施例中，上述的源极区与漏极区可互为一N型掺杂区或一 P型掺 杂区。
在本发明的一实施例中，上述的轻掺杂区可为一N型掺杂区或一 P型掺杂区。 在本发明的一实施例中，上述的画素结构更包括一第一电极图案，其位于数据配
线上。此外，画素结构更可包括一共用配线图案，其中部分的共用配线图案位于第一
电极图案上。此共用配线图案例如位于画素电极的一外围区域。
在本发明的一实施例中，上述的画素结构更包括一第一电极图案，且第一电极图
案系位于画素电极的一显示区域。此外，画素结构更可包括一共用配线图案，其中部
分的共用配线图案位于第一电极图案上。另外，漏极图案可电性连接至第一电极图案。 在本发明的一实施例中，上述的栅绝缘层的厚度约为500埃至1500埃。 在本发明的一实施例中，上述的栅极图案的材质包括铝、钛/铝/钛、钛/钼/钛、
钼、钼/铝/钼、钨化钼或上述组合。
在本发明的一实施例中，上述的源极图案与漏极图案的材质包括钼、钼/铝/钼、
钛/铝/钛或上述组合。
在本发明的一实施例中，上述的保护层的厚度约为2000埃至6000埃。 本发明的画素结构的制作方法可利用半调式掩模(half-tone mask)或灰调式掩 模(grey-tonemask)制作工艺技术将半导体图案与数据配线一起定义完成。此外，本 发明的画素结构的制作方法可进一步采用自我对准(self-alignmem)的方式，经由光 阻灰化与蚀刻等步骤来制作具有对称长度的轻掺杂区，因此可有效避免习知以掩模来 定义轻掺杂区时可能产生的掩模对位误差问题。另外，由于本发明的画素结构的设计 是将源极图案与漏极图案直接接触半导体图案的源极区与漏极区，因此可省去一道制 作通孔(via)的制作工艺。再者，本发明也可以制作环绕画素区域外围的共用配线图 案，藉以提高画素结构的开口率。
为让本发明之上述和其他目的、特征和优点能更明显易懂，下文特举实施例，并 配合所附图式，作详细说明如下。


图1绘示为习知的一种应用低温多晶硅薄膜晶体管的画素结构。 图2A至图2K为本发明第一实施例的画素结构的制作方法。 图3A至图3K为本发明第二实施例的画素结构的制作方法。
具体实施方式
下文举出两个实施例来说明本发明所提出的画素结构及其制作方法。此两个实施 例主要的差别在于储存电容的位置与形成方式不同，但同样具有制作工艺简单以及可 避免定义轻掺杂区时的掩模对位误差等优点。其中，第一实施例的储存电容环绕画素 区域的外围配置，而第二实施例的储存电容则位于画素区域内。当然，下述实施例仅 为举例的用，储存电容的位置与结构并不局限于上述两种方式，而画素结构中各个膜 层可能的形成方式也不限于下述实施例所提及的方法，本领域的技术人员在参照本发 明的揭露内容之后当可在合理的范围内调整画素结构中各个膜层或结构的位置、材料 或形成方式，以符合实际需求。 [第一实施例]
图2A至图2K为本发明第一实施例的画素结构的制作方法，其中各个图式皆绘示
了相关结构之上视图与A-A'剖面图及B-B'剖面图。在可能的情况下，为了清楚表
达图示内容，图2A至图2K之上视图中的标号系用以标注制作工艺中定义出来的图案，
而图2A至图2K的剖面图中的标号则是用以标注构成该些图案的材料膜层。
首先，如图2A所示，提供一基板202，并且依序形成一半导体层210与一第一 导电层220于基板202上。此处的半导体层210例如是一多晶硅层，而第一导电层 220的材质包括钼、钼/铝/钼、钛/铝/钛或上述组合等等。
接着，如图2B、E所示，图案化半导体层210与第一导电层220，以形成具有 不同厚度的半导体图案272与数据配线图案274，其中半导体图案272由半导体层210 所构成，而数据配线图案274由半导体层210与第一导电层220所构成。
更详细而言，本实施例是通过一半调式掩模(或一灰调式掩模)制作工艺来形成 前述的半导体图案272与数据配线图案274，其详细步骤例如是如图2B所示，先形 成一光阻材料层510于第一导电层上220，再图案化光阻材料层510，以形成一第一 光阻图案512与一第二光阻图案514，其中图案化光阻材料层510的方法便例如是通 过半调式掩模或灰调式掩模来对光阻材料层510进行光刻制作工艺。此步骤所形成的 第一光阻图案512对应位于后续形成的半导体图案272的位置，而第二光阻图案514 对应位于后续形成的数据配线图案274的位置，且第一光阻图案512的厚度小于第二 光阻图案514的厚度。接着，如图2C所示，通过第一光阻图案512与第二光阻图案 514作为罩幕，对半导体层210与第一导电层220进行蚀刻，进而移除第一光阻图案 512与第二光阻图案514所暴露的第一导电层220与半导体层210。然后，如图2D所 示，对第一光阻图案512与第二光阻图案514进行一灰化制作工艺，其中控制灰化制 作工艺中光阻材料层510被蚀刻的厚度，以完全移除第一光阻图案512，并且移除部 份的第二光阻图案514。此时，原先被第一光阻图案512所覆盖的第一导电层220会 被暴露出来。之后，便可如图2E所示，通过剩余的第二光阻图案514作为罩幕，对 半导体层210与第一导电层220进行蚀刻，进而移除第二光阻图案514所暴露的第一 导电层220，以暴露出对应的半导体层210。然后，再移除剩余的第二光阻图案514， 便可形成具有不同厚度的半导体图案272与数据配线图案274。
接着，如图2F所示，依序形成一栅绝缘层230与第二导电层240于该基板上， 并且图案化栅绝缘层230与第二导电层240，以形成相连的一栅极图案282以及一扫 描配线图案284，其中栅极图案282与扫描配线图案284分别由栅绝缘层230与第二 导电层240所构成。此外，栅极图案282位于半导体图案272上，并且暴露出部分的 半导体图案272，而被暴露的半导体图案272位于栅极图案282的两侧。另外，本实 施例更可以选择在图案化栅绝缘层230与第二导电层240的同时，形成第一电极图案 286于数据配线图案274上，此第一电极图案286同样是由栅绝缘层230与第二导电
层2犯所构成，其中形成此第一电极图案286的目的在于结合后续的步骤形成储存电 容结构。上述的栅绝缘层230的厚度例如为500埃至1500埃，其材质例如是氮化硅、 氧化硅或该等组合，而第二导电层240的材质包括铝、钛/铝/钛、钛/钼/钛、钼、钼 /铝/钼、钨化钼等金属、合金或其组合。
然后，如图2G 2J所示，在半导体图案272中形成薄膜晶体管所需的源极区 272s、漏极区272d、 一通道区272c以及轻惨杂区272k，其中源极区272s与漏极区 272d分别位于栅极图案282的两侧，通道区272c位于栅极图案282下方，而轻掺杂 区272k位于通道区272c与源极区272s之间以及通道区272c与漏极区272d之间。
更详细地说，上述的制作工艺例如是如图2G所示，先在图案化栅绝缘层230 与第二导电层240之后，保留或者另外形成光阻图案520于栅极图案282上。在本实 施例中，光阻图案520更覆盖扫描配线图案284与第一电极图案286。并且，通过光 阻图案520与栅极图案282作为罩幕来对半导体图案272进行第一次离子掺杂，以形 成源极区272s与漏极区272d。此处所进行的第一次离子掺杂例如是N型掺杂，当然， 在其他实施例中，此第一次离子掺杂也可以是P型掺杂。
然后，如图2H所示，对光阻图案520进行灰化制作工艺，以移除一部份的光 阻图案520，使光阻图案520暴露出一部分的栅极图案282。在本实施例中，光阻图 案520更同时暴露出一部份的扫描配线图案284与第一电极图案286。由于灰化制作 工艺为等向蚀刻制作工艺，因此光阻图案520的两侧会等量地内縮，而暴露出相同长 度的栅极图案282、扫描配线图案284与第一电极图案286。换言的，此步骤不会用 到掩模，亦即不需进行掩模对位便可以达到自我对准的效果，如此可避免习知制作轻 掺杂区时可能发生的掩模对位误差的问题，因而具有较佳的制作工艺良率。
接着，如21所示，以灰化后的光阻图案520作为罩幕来蚀刻被暴露的栅极图 案282，以使栅极图案282更暴露出另一部分未被掺杂的半导体图案272。并且，通 过栅极图案282作为罩幕，对被暴露的未被掺杂的半导体图案272进行第二次离子掺 杂，其中此第二次离子惨杂为一轻离子掺杂，用以形成轻掺杂区272k,同时定义出 通道区272c。值得注意的是，若前述步骤是以N型掺杂的方式形成源极区272s与漏 极区272d，则此步骤中的轻离子掺杂也应该采用N型掺杂。同理，若前述步骤是以P 型掺杂的方式形成源极区272s与漏极区272d，则此步骤中的轻离子掺杂则应该采用 P型掺杂。
之后，如图2J所示，移除光阻图案520，形成一第三导电层250于基板202上，
并且图案化第三导电层250，以形成源极图案292以及漏极图案294，其中源极图案
292与漏极图案294分别位于栅极图案282的两侧，并且分别连接源极区272s与漏 极区272d，且源极图案292更电性连接至数据配线图案274。此外，在本实施例中， 为了制作储存电容结构，更可在图案化第三导电层250时，形成一共用配线图案296， 其中部分的共用配线图案2%位于第一电极图案286上。上述的第三导电层250的材 质例如包括钼、钼/铝/钼、铝、钛/铝/钛或上述组合。
之后，如图2K所示，全面形成一保护层260于基板上，并且图案化保护层260， 以形成一接触窗262，暴露出漏极图案294。并且，形成一画素电极264于保护层260 上，其中画素电极264经由接触窗262电性连接至漏极图案294。为了使图式较为清 楚，图2K之上视图并未绘出保护层260，仅绘出接触窗262的轮廓。在本实施例中， 保护层260的厚度例如为2000埃至8000埃。此外，画素电极264的材质例如是铟锡 氧化物或是铟锌氧化物等透明导电材料。至此，大致完成画素结构200的制作，而第 一电极图案286、共用配线图案296、保护层260以及画素电极264可构成一储存电 容结构。
基于上述，上述实施例的画素结构的制作方法主要利用半调式掩模或灰调式掩 模制作工艺技术将半导体图案与数据配线一起定义完成，并且采用自我对准的方式， 经由光阻灰化与蚀刻等步骤来制作具有对称长度的轻掺杂区，因此可有效避免习知以 掩模来定义轻掺杂区时可能产生的掩模对位误差问题。此外，在上述的制作工艺中， 源极图案与漏极图案直接接触半导体图案的源极区与漏极区，因此可省去习知制作通 孔的制作工艺，整体而言，提供了更为简化的制作工艺步骤，有助于提高制作工艺产 出。另一方面，上述实施例所形成的共用配线图案是环绕于画素外围，亦即将画素结 构配置于画素外围，因此可以降低配置储存电容所造成的画素开口率的损失，有助于 提高画素的显示品质。 [第二实施例]
图3A至图3K为本发明第二实施例的画素结构的制作方法，其中各个图式皆绘示 了相关结构的上视图与A-A'剖面图。在可能的情况下，为了清楚表达图示内容，图 3A至图3K之上视图中的标号系用以标注制作工艺中定义出来的图案，而图3A至图 3K的剖面图中的标号则是用以标注构成该些图案的材料膜层。
本实施例中的部分制作工艺与前述实施例类似，前述实施例所采用的制作工艺方
法与膜层材料皆可应用于本实施例中，这些部分将不在本实施例中重复赘述。
本实施例的画素结构的制作方法首先如图3A所示，提供一基板302，并且依序
形成一半导体层310与一第一导电层320于基板302上。接着，如图3IT3E所示，图
案化半导体层310与第一导电层320，以形成具有不同厚度的半导体图案372与数据 配线图案374，其中半导体图案372由半导体层310所构成，而数据配线图案374由 半导体层310与第一导电层320所构成。此外，本实施例更可以选择在图案化半导体 层310与第一导电层320的同时，形成一第一电极图案376。此第一电极图案376同 样是由半导体层310与第一导电层320所构成，而形成此第一电极图案376的目的在 于结合后续的步骤形成储存电容结构。
更详细而言，本实施例是通过一半调式掩模(或一灰调式掩模)制作工艺来形成 前述的半导体图案372、数据配线图案374与第一电极图案376,其详细步骤例如是 如图3B所示，先形成一光阻材料层610于第一导电层上320，再图案化光阻材料层 610，以形成一第一光阻图案612、 一第二光阻图案614与一第三光阻图案616，其中 图案化光阻材料层610的方法便例如是通过半调式掩模或灰调式掩模来对光阻材料 层610进行光刻制作工艺。此步骤所形成的第一光阻图案612对应位于后续形成的半 导体图案372的位置，第二光阻图案614对应位于后续形成的数据配线图案374的位 置，而第三光阻图案616对应位于后续形成的第一电极图案376的位置，且第一光阻 图案612的厚度小于第二光阻图案614与第三光阻图案616的厚度。接着，如图3C 所示，通过第一光阻图案612、第二光阻图案614与第三光阻图案616作为罩幕，对 半导体层310与第一导电层320进行蚀刻，进而移除第一光阻图案612、第二'光阻图 案614与第三光阻图案616所暴露的第一导电层320与半导体层310。然后，如图3D 所示，对第一光阻图案612、第二光阻图案614与第三光阻图案616进行一灰化制作 工艺，其中控制灰化制作工艺中光阻材料层610被蚀刻的厚度，以完全移除第一光阻 图案612，并且移除部份的第二光阻图案614与第三光阻图案616。此时，原先被第 一光阻图案612所覆盖的第一导电层320会被暴露出来。之后，便可如图3E所示， 通过剩余的第二光阻图案614与第三光阻图案616作为罩幕，对半导体层310与第一 导电层320进行蚀刻，进而移除第二光阻图案614与第三光阻图案616所暴露的第一 导电层320，以暴露出对应的半导体层310。然后，再移除剩余的第二光阻图案614 与第三光阻图案616，便可形成具有不同厚度的半导体图案372、数据配线图案374 与第一电极图案376。
接着，如图3F所示，依序形成一栅绝缘层330与第二导电层340于该基板上，
并且图案化栅绝缘层330与第二导电层340，以形成相连的一栅极图案382与一扫描
配线图案384以及一共用配线图案386。栅极图案382、扫描配线图案384与共用配
线图案386分别由栅绝缘层330与第二导电层340所构成，其中栅极图案382位于半
导体图案372上，并且暴露出部分的半导体图案372,而被暴露的半导体图案372位 于栅极图案382的两侧。共用配线图案386位于第一电极图案376上而与第一电极图 案376搭接，以结合后续的步骤形成储存电容结构。
然后，如图3G 3J所示，在半导体图案372中形成薄膜晶体管所需的源极区 372s、漏极区372d、 一通道区372c以及轻掺杂区372k，其中源极区372s与漏极区 372d分别位于栅极图案382的两侧，通道区372c位于栅极图案382下方，而轻掺杂 区372k位于通道区372c与源极区372s之间以及通道区372c与漏极区372d之间。
更详细地说，上述的制作工艺例如是如图3G所示，先在图案化栅绝缘层330 与第二导电层340之后，保留或者另外形成光阻图案620于栅极图案382上。在本实 施例中，光阻图案620更覆盖扫描配线图案384与共用配线图案386。并且，通过光 阻图案620与栅极图案382作为罩幕来对半导体图案372进行第一次离子掺杂，以形 成源极区372s与漏极区372d。此处所进行的第一次离子掺杂例如是N型掺杂，当然， 在其他实施例中，此第一次离子掺杂也可以是P型掺杂。
然后，如图3H所示，对光阻图案620进行灰化制作工艺，以移除一部份的光 阻图案620，使光阻图案620暴露出一部分的栅极图案382。在本实施例中，光阻图 案620更同时暴露出一部份的扫描配线图案384与共用配线图案386。由于灰化制作 工艺为等向蚀刻制作工艺，因此光阻图案620的两侧会等量地内縮，而暴露出相同长 度的栅极图案382、扫描配线图案384与共用配线图案386。换言的，此步骤不会用 到掩模，亦即不需进行掩模对位便可以达到自我对准的效果，如此可避免习知制作轻 掺杂区时可能发生的掩模对位误差的问题，因而具有较佳的制作工艺良率。
接着，如31所示，以灰化后的光阻图案620作为罩幕来蚀刻被暴露的栅极图 案382，以使栅极图案382更暴露出另一部分未被掺杂的半导体图案372。并且，通 过栅极图案382作为罩幕，对被暴露的未被掺杂的半导体图案372进行第二次离子掺 杂，其中此第二次离子掺杂为一轻离子掺杂，用以形成轻掺杂区372k，并同时定义 出通道区372c。值得注意的是，若前述步骤是以N型掺杂的方式形成源极区372s与 漏极区372d，则此步骤中的轻离子惨杂也应该采用N型掺杂。同理，若前述步骤是 以P型掺杂的方式形成源极区372s与漏极区372d，则此步骤中的轻离子掺杂则应该 采用P型掺杂。
之后，如图3J所示，移除光阻图案620,形成一第三导电层350于基板302上，
并且图案化第三导电层350，以形成源极图案392以及漏极图案394，其中源极图案
392与漏极图案394分别位于栅极图案382的两侧，并且分别连接源极区372s与漏
极区372d，且源极图案392更电性连接至数据配线图案374，而漏极图案394更电性 连接至第一电极图案376。
之后，如图3K所示，全面形成一保护层360于基板上，并且图案化保护层360, 以形成一接触窗362，暴露出漏极图案394。并且，形成一画素电极364于保护层360 上，其中画素电极364经由接触窗362电性连接至漏极图案394。为了使图式较为清 楚，图3K之上视图并未绘出保护层360,仅绘出接触窗362的轮廓。至此，大致完 成画素结构300的制作，而第一电极图案376、共用配线图案386、保护层360以及 画素电极364可构成一储存电容结构。
同样地，本实施例的画素结构的制作方法利用半调式掩模或灰调式掩模制作工 艺技术将半导体图案与数据配线一起定义完成，并且采用自我对准的方式，经由光阻 灰化与蚀刻等步骤来制作具有对称长度的轻掺杂区，因此可有效避免习知以掩模来定 义轻掺杂区时可能产生的掩模对位误差问题。此外，源极图案与漏极图案直接接触半 导体图案的源极区与漏极区，因此可省去习知制作通孔的制作工艺，整体而言，提供 了更为简化的制作工艺步骤，有助于提高制作工艺产出。
综上所述，本发明所提出的画素结构及其制作方法，相较于习知技术，具有制 作工艺简易与高良率的特点，因此有助于节省制作工艺时间、降低生产成本。此外， 也可搭配特殊的储存电容设计，同时提高画素结构的开口率，以进一步提高较佳的显 示品质。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领 域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰， 因此本发明的保护范围当视后附的申请专利范围所界定者为准。另外本发明的任一实 施例或申请专利范围不须达成本发明所揭露的全部目的或优点或特点。此外，摘要部 分和标题仅是用来辅助专利文件搜寻之用，并非用来限制本发明的权利范围。
权利要求
1.一种画素结构的制作方法，包括提供一基板；依序形成一半导体层与一第一导电层于该基板上；图案化该半导体层与该第一导电层，以形成一半导体图案与一数据配线图案，其中该半导体图案由该半导体层所构成，而该数据配线图案由该半导体层与该第一导电层所构成；依序形成一栅绝缘层与一第二导电层于该基板上；图案化该栅绝缘层与该第二导电层，以形成相连的一栅极图案以及一扫描配线图案，该栅极图案由该栅绝缘层与该第二导电层所构成，其中该栅极图案位于该半导体图案上，并且暴露出部分的该半导体图案，而被暴露的该半导体图案位于该栅极图案的两侧；形成一源极区、一漏极区、一通道区以及一轻掺杂区于该半导体图案中，其中该源极区与该漏极区分别位于该栅极图案的两侧，该通道区位于该栅极图案下方，而该轻掺杂区位于该通道区与该源极区之间以及该通道区与该漏极区之间；形成一第三导电层于该基板上；图案化该第三导电层，以形成一源极图案以及一漏极图案，其中该源极图案与该漏极图案分别位于该栅极图案的两侧，并且分别连接该源极区与该漏极区，且该源极图案更电性连接至该数据配线图案；全面形成一保护层于该基板上；图案化该保护层，以形成一接触窗暴露出该漏极图案；以及形成一画素电极于该保护层上，该画素电极经由该接触窗电性连接至该漏极图案。
2. 根据权利要求l所述的画素结构的制作方法，其特征在于，图案化该半导体 层与该第一导电层的步骤包括形成一光阻材料层于该第一导电层上；图案化该光阻材料层，以形成一第一光阻图案与一第二光阻图案，其中该第一 光阻图案对应位于后续形成的该半导体图案的位置，而该第二光阻图案对应位于后续 形成的该数据配线图案的位置，且该第一光阻图案的厚度小于该第二光阻图案的厚 度；通过该第一光阻图案与该第二光阻图案作为罩幕，以对该半导体层与该第一导 电层进行蚀刻，进而移除该第一光阻图案与该第二光阻图案所暴露的该第一导电层与 该半导体层；对该第一光阻图案与该第二光阻图案进行一灰化制作工艺，以完全移除该第一 光阻图案，并且移除部份的该第二光阻图案；通过剩余的该第二光阻图案作为罩幕，对该半导体层与该第一导电层进行蚀 刻，进而移除该第二光阻图案所暴露的该第一导电层；以及移除剩余的该第二光阻图案。
3. 根据权利要求2所述的画素结构的制作方法，其特征在于，图案化该光阻材 料层的步骤包括通过一半调式掩模或一灰调式掩模对该光阻材料层进行一光刻制作 工艺。
4. 根据权利要求l所述的画素结构的制作方法，其特征在于，形成该源极区、 该漏极区、该通道区以及该轻惨杂区的步骤包括在图案化该栅绝缘层与该第二导电层之后，保留一光阻图案于该栅极图案上；通过该光阻图案与该栅极图案作为罩幕来对该半导体图案进行一第一次离子 掺杂，以形成该源极区与该漏极区；对该光阻图案进行一灰化制作工艺，以移除一部份的该光阻图案，使该光阻图 案暴露出一部分的该栅极图案；以灰化后的该光阻图案作为罩幕来蚀刻被暴露的该栅极图案，以使该栅极图案 更暴露出另一部分的半导体图案；通过该栅极图案作为罩幕，对该栅极图案所暴露的该另一部分的半导体图案进 行一第二次离子掺杂，其中该第二次离子掺杂为一轻离子掺杂，以形成该轻惨杂区；以及移除该光阻图案。
5. 根据权利要求l所述的画素结构的制作方法，其特征在于，更包括图案化该 栅绝缘层与该第二导电层，以形成一第一电极图案位于该数据配线图案上。
6. 根据权利要求5所述的画素结构的制作方法，其特征在于，更包括图案化该 第三导电层，以形成一共用配线图案，且部分的该共用配线图案位于该第一电极图案 上。
7. 根据权利要求1所述的画素结构的制作方法，其特征在于，更包括图案化该 半导体层与该第一导电层，以形成一第一电极图案。
8. 根据权利要求7所述的画素结构的制作方法，其特征在于，更包括图案化该栅绝缘层与该第二导电层，以形成一共用配线图案，部分的该共用配线图案位于该 第一电极图案上。
9. 根据权利要求7所述的画素结构的制作方法，其特征在于，该漏极图案系 电性连接至该第一电极图案。
10. 根据权利要求l所述的画素结构的制作方法，其特征在于，该栅绝缘层的 厚度约为500埃至1500埃且该保护层的厚度约为2000埃至8000埃。
11. 根据权利要求l所述的画素结构的制作方法，其特征在于，该第二导电层 的材质包括铝、钛/铝/钛、钛/钼/钛、钼、钼/铝/钼、钨化钼或上述组合且该第三导 电层的材质包括钼、钼/铝/钼、铝、钛/铝/钛或上述组合。
12. —种画素结构，包括 一基板；一半导体图案与一数据配线，形成于该基板上，其中该半导体图案具有一源极 区、 一漏极区、 一通道区以及一轻掺杂区，其中该源极区与该漏极区分别位于该通道 区的两侧，而该轻掺杂区位于该通道区与该源极区之间以及该通道区与该漏极区之 间；一扫描配线，形成于该基板上，并位于该数据配线上方； 一栅极图案，形成于该半导体图案上，并电性连接于该扫描配线； 一栅绝缘层，位于该栅极图案以及该半导体图案之间；一源极图案与一漏极图案，分别配置于该栅极图案的两侧，并且分别电性连接 该源极区与该漏极区，该源极图案系电性连接至该数据配线；一保护层，配置于该基板上，以覆盖该半导体图案、该数据配线、该扫描配线、 该栅极图案、该源极图案以及该漏极图案，且该保护层具有一接触窗，用以暴露出该 漏极图案；以及一画素电极，配置于该保护层上，且该画素电极经由该接触窗电性连接至该漏 极图案。
13. 根据权利要求12所述的画素结构，其特征在于，该半导体图案的材质包 括多晶硅，该扫描配线、该栅极图案、该源极图案及该漏极图案的材质包括金属，该 栅极图案的材质包括铝、钛/铝/钛、钛/钼/钛、钼、钼/铝/钼、钨化钼或上述组合且 该源极图案与该漏极图案的材质包括钼、钼/铝/钼、钛/铝/钛或上述组合。
14. 根据权利要求12所述的画素结构，其特征在于，更包括一第一电极图案， 位于该数据配线上。
15. 根据权利要求14所述的画素结构，其特征在于，更包括一共用配线图案， 其中部分的该共用配线图案位于该第一电极图案上。
16. 根据权利要求15所述的画素结构，其特征在于，该共用配线图案系位于 该画素电极的一外围区域。
17. 根据权利要求12所述的画素结构，其特征在于，更包括一第一电极图案， 该第一电极图案系位于该画素电极的一显示区域。
18. 根据权利要求17所述的画素结构，其特征在于，更包括一共用配线图案， 其中部分的该共用配线图案位于该第一电极图案上。
19. 根据权利要求17所述的画素结构，其特征在于，该漏极图案系电性连接 至该第一电极图案。
20. 根据权利要求12所述的画素结构，其特征在于，该栅绝缘层的厚度约为 500埃至1500埃且该保护层的厚度约为2000埃至6000埃。
全文摘要
一种画素结构及其制作方法，主要利用半调式掩模或灰调式掩模制作工艺技术将半导体图案与数据配线一起定义完成。此外，亦可进一步采用自我对准的方式，经由光阻灰化与蚀刻等步骤来制作具有对称长度的轻掺杂区，因此可有效避免习知以掩模来定义轻掺杂区时可能产生的掩模对位误差问题。另外，可使源极图案与漏极图案直接接触半导体图案的源极区与漏极区，因此可省去一道制作通孔的制作工艺。再者，本发明也可以制作环绕画素区域外围的共用配线图案，藉以提高画素结构的开口率。
文档编号H01L23/52GK101097895SQ20071012787
公开日2008年1月2日 申请日期2007年7月9日 优先权日2007年7月9日
发明者廖盈奇, 郑逸圣, 陈亦伟, 陈明炎 申请人:友达光电股份有限公司