专利名称：内连线制作方法
技术领域：
本发明涉及一种半导体技术领域，且特别涉及一种内连线制作方法。
背景技术：
随着集成电路(Integrated Circuit, IC )的元件尺寸缩小，内连线制作方 法中介电层的接触窗(contact hole )深宽比(aspect ration )也随之日趋提高， 并造成维持局部连线品质的许多困难。
以使用钨金属作局部连线且接触窗开口尺寸大于0.2微米(um)的内连 线制作方法为例， 一般是以物理气相沉积技术(PVD)形成含钛/氮化钛 (Ti/TiN)的堆叠层，作为后续形成的导电层(鴒)的阻障层(barrier layer) 及黏着层(adhesion layer )。但随接触窗开口缩减(深宽比提高)，PVD技术 的断路(open)问题也变得非常明显。此外，使用金属有机物化学气相沉积 法(MOCVD )以及离子化金属等离子体(Ionized Metal Plasma, IMP )技术 虽然可增加接触窗底部的覆盖率，但仍有MOCVD氮化钛膜含太多碳、氢及 氧等杂质及悬突现象(overhang)的问题。
目前以利用搭配TiCU的Ti以等离子体辅助化学气相沉积(PECVD )技 术，以及搭配TiCl4的TiN以化学气相沉积4支术(CVD )进行沉积的内连线 制作方法，能获得较高的整体工艺品质，除了覆盖顺形性(conformality)较 佳外，堆叠层的成膜阻值也在可接受范围内且成本也较便宜；然而，搭配 TiCU以PECVD进行Ti沉积却仍有堆叠层与硅基材反应生成的钛硅化合物 不够均匀的问题。
发明内容
有鉴于此，本发明提供一种内连线制作方法，在沉积导电层之前对半导 体基材进行一次热处理，以获得较佳的接触窗条件。
根据本发明，提出一种内连线制作方法。首先，提供具有导电区域的半 导体基材。然后，形成具有接触窗的介电层以覆盖此半导体基材，且接触窗暴露部分的导电区域。接着，对覆盖有介电层的半导体基材进行热处理。最 后，形成导电层于介电层上。
根据本发明，另提出一种内连线制作方法。首先，提供具有导电区域的 半导体基材。其次，形成具有接触窗的介电层以覆盖半导体基材，且接触窗 暴露部分的导电区域。接着，对覆盖有介电层的半导体基材进行热处理，用 以修复导电区域。再来，使用包含四氯化钛的反应气体来形成含钛的第一层 及含氮化钛的第二层，第一层覆盖接触窗表面及导电区域，第二层覆盖第一 层。然后，形成导电层覆盖第二层。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合附
图，作详细i^i明如下。
图1为依照本发明的内连线制作方法的流程图；以及 图2A 工艺剖面图。
附图标记i兌明
200 210 221 223
半导体基材
介电层
阻障层
钛硅化合物层
200A:导电区域 210C:接触窗 222:黏着层 230:导电层
具体实施例方式
请参照图1，为依照本发明的内连线制作方法的流程图。首先，在步骤 110中，提供具有导电区域的半导体基材。然后，在步骤120中，形成具有 接触窗的介电层以覆盖此半导体基材，且接触窗暴露部分的导电区域。接着， 在步骤130中，对覆盖有介电层的半导体基材进行热处理。最后，在步骤140 中，形成导电层于介电层上，导电层并透过接触窗电性连接导电区域。
以下将以应用于目前使用TiCl4的鴒局部内连线制作方法为例进一步具 体说明本发明的内连线制作方法，但本领域技术人员当可理解本发明可应用 于任何集成电路中来改善接触窗条件，以提升集成电路整体效能，也使得IC 工艺设计更具有弹性。请依序参解、图2A 2D,分别为依照本发明优选实施例的钨局部内连线 制作方法的工艺剖面图。如图2A所示，为步骤110中提供的具有导电区域 200A的半导体基材200。导电区域200A (以斜线部分表示)例如是对应晶 体管元件的漏极或源极等掺杂区。半导体基材200例如包括多个晶体管元件 (未绘示)。
如图2B所示，在步骤120中，形成具有接触窗210C的介电层210以 覆盖半导体基材200,且接触窗210C暴露部分的导电区域200A。然而，此 时接触窗210C内可能留有一些无机或有机污染物，如工艺环境中的杂质粒 子或光致抗蚀剂、蚀刻及图案化过程中的残余物或副产品(如聚合物)，甚 或基材的原生氧化物等等，且暴露的导电区域200A的表面结构亦可能留有 蚀刻出接触窗210C时所造成的不平整现象。而后续钛硅化合物的成膜品质 即相当取决于导电区域200A的表面干净平滑与否。
如图2C所示，在步骤130中，对覆盖有介电层210的半导体基材200 进行热处理。本实施例所使用的热处理是以一般使用高温炉管的退火处理 (annealing )为例作说明，使覆盖有介电层210的半导体基材200在温度450 至700。C之间的氮气环境(流量约1至10 slm,压力约1 atm)中进行约20 分钟至3小时左右的退火处理。在其他实施例中，热处理也能使用温度设定 较高的快速退火处理(Rapid Thermal Processing, RTP )。通过步骤130所进 行的热处理，即能有效除去前述"^妻触窗210C内对后续内连线制作方法不利 的物质，同时修复半导体基材200的表面结构，使导电区域200A更干净平 滑。
传统的金属化工艺在进行导电层沉积步骤前，是利用氟化氢 (hydrogen-fluoride )或对应的混合溶液去除半导体基材200表面的氧污染等 的预洗(pre-clean)步骤来使接触窗210C尽可能达到适当的沉积环境条件。 然而，预洗步骤对于前述的不利物质的清除作用相当有限，且无法对导电区 域200A的表面结构有所改善。因此，本发明是以一道热处理步骤来达到更 佳的接触窗条件。当然，在进行步骤140之前，也可再进行一次预洗步骤。
如图2D所示，在步骤140中，由步骤130获得适当的接触窗条件后， 能以溅射沉积方式形成所需的导电层230。于本实施例中，导电层230如前 述以包含鴒(tungsten, W)为例作说明。此外，如先前技术所述， 一般在导 电层230与接触窗210C表面及导电区域200A之间，会先形成堆叠层，堆叠层包括含钛的阻障层221及含氮化钛的黏着层222,如图2D所示。阻障 层221能利用包含TiCU与氢气(H2)、氩气(Ar)或氦气(He)的反应气体 以等离子体辅助化学气相沉积(PECVD)技术沉积而得，且形成阻障层221 的同时，反应温度可为450至650。C之间，4吏得沉积的Ti可同时与导电区域 200A反应形成钛硅化合物层223 (即TiSix),由此进一步降低接触电阻。都 着层222除了防止含鵠的导电层230剥落外，也保护底下阻障层221及钛硅 化合物的结构，避免Ti与导电层230反应而劣化(poisoning )，并形成火山 状突起物(volcano )。形成导电层230之后，可再进行一般平坦化的研磨步 骤，此为本领域技术人员所能充分理解及运用，在此遂不赘述。
其中，因上述钛硅化合物的形成相当快速，若接触窗210C的开口尺寸 越小，接触窗210C内的不利物质及导电区域200A的表面因素将对钛硅化 合物的成膜品质有越大影响，而半导体基材200的其他导电区域上所形成的 钛硅化合物彼此之间的均匀度可能因而差异越大，使得半导体基材的元件特 性不稳定(如接触电阻值)，晶片成品率也大幅降低。然而，通过步骤130 中的热处理，可使得半导体基材200上的所有接触窗都能得到较佳的接触窗 条件，并得到一致较佳的钛硅化合物均匀度，而大幅提高晶体管元件的运作 性能及产品成品率。由此，接触窗尺寸能缩小至0.1um的层级而维持一定的 内连线工艺品质。
本发明上述实施例所披露的内连线制作方法，是在沉积导电层之前对半 导体基材进行一次热处理，以获得较佳的接触窗条件。当然，如前述，本发 明的内连线制作方法可应用于任何集成电路中来改善接触窗条件，以提升集 成电路整体效能，也使得IC工艺裕度(process window)更有弹性。
综上所述，虽然本发明已以优选实施例披露如上，然其并非用以限定本 发明。本发明所属技术领域的技术人员，在不脱离本发明的精神和范围内， 当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求所 界定的为准。
权利要求
1.一种内连线制作方法，包括(a)提供具有导电区域的半导体基材；(b)形成具有接触窗的介电层以覆盖该半导体基材，且该接触窗暴露部分的该导电区域；(c)对覆盖有该介电层的该半导体基材进行热处理；以及(d)形成导电层于该介电层上。
2. 如权利要求1所述的内连线制作方法，其中在步骤(b)及步骤(d)之间 还包括对该半导体基材进行预洗步骤。
3. 如权利要求1所述的内连线制作方法，其中在步骤(c)中，该热处理 为退火处理或快速退火处理。
4. 如权利要求1所述的内连线制作方法，其中在步骤(d)中，该导电层 的材料包含鴒。
5. 如权利要求1所述的内连线制作方法，其中在步骤(c)及步骤(d)之间 还包括(cl)形成堆叠层以覆盖该接触窗表面及该导电区域。
6. 如权利要求5所述的内连线制作方法，其中在步骤(d)中，该导电层 的材料包含钨，该堆叠层包括含钛的第一层及含氮化钛的第二层，该第一层 位于该导电区域及该第二层之间。
7. 如权利要求6所述的内连线制作方法，其中该制作方法还包括 形成钛硅化合物层于该第 一层及该导电区域之间。
8. 如权利要求6所述的内连线制作方法，其中在步骤(cl)中，使用包含 四氯化钛的反应气体来形成该第 一层及该第二层。
9. 如权利要求8所述的内连线制作方法，其中在步骤(cl)中，使用等离 子体辅助化学气相沉积技术来形成该第 一层。
10. 如权利要求9所述的内连线制作方法，其中形成该第一层的反应气 体还包含氢气、氩气或氦气。
11. 如权利要求9所述的内连线制作方法，其中形成该第一层的反应温 度约为450至650。C。
12. 如权利要求8所述的内连线制作方法，其中在步骤(cl)中，使用化 学气相沉积技术来形成该第二层。
13. 如权利要求1所述的内连线制作方法，其中在步骤(d)中，该导电层通过该接触窗电性连接该导电区域。
14. 如权利要求1所述的内连线制作方法，其中在步骤(d)之后还包括 进行研磨步骤。
15. —种内连线制作方法，包括(a) 提供具有导电区域的半导体基材；(b) 形成具有接触窗的介电层以覆盖该半导体基材，且该接触窗暴露部分 的该导电区域；(c) 对覆盖有该介电层的该半导体基材进行热处理，用以修复该导电区域；(d) 使用包含四氯化钛的反应气体来形成含钛的第一层及含氮化钛的第 二层，该第一层覆盖该接触窗表面及该导电区域，该第二层覆盖该第一层； 以及(e) 形成导电层覆盖该第二层。
16. 如权利要求15所述的内连线制作方法，其中在步骤(d)中，使用等 离子体辅助化学气相沉积技术来形成该第 一层。
17. 如权利要求16所述的内连线制作方法，其中形成该第一层的该反应 气体还包含氢气、氩气或氦气。
18. 如权利要求16所述的内连线制作方法，其中形成该第一层的反应温 度约为450至650°C。
19. 如权利要求15所述的内连线制作方法，其中在步骤(d)中，使用化 学气相沉积技术来形成该第二层。
20. 如权利要求15所述的内连线制作方法，其中该制作方法还包括 形成钛硅化合物层于该第一层及该导电区域之间。
21. 如权利要求15所述的内连线制作方法，其中在步骤(b)及步骤(d)之 间还包括对该半导体基材进行预洗步骤。
22. 如权利要求15所述的内连线制作方法，其中在步骤(c)中，该热处 理为退火处理或快速退火处理。
23. 如权利要求15所述的内连线制作方法，其中在步骤(e)中，该导电 层的材料包含鴒。
24. 如权利要求15所述的内连线制作方法，其中在步骤(e)中，该导电 层通过该接触窗电性连接该导电区域。
25. 如权利要求15所述的内连线制作方法，其中在步骤(e)之后还包括 进行研磨步骤。
全文摘要
一种内连线制作方法。首先，提供具有导电区域的半导体基材。然后，形成具有接触窗的介电层以覆盖此半导体基材，且接触窗暴露部分的导电区域。接着，对覆盖有介电层的半导体基材进行热处理。最后，形成导电层于介电层上。
文档编号H01L21/768GK101315902SQ20081010880
公开日2008年12月3日 申请日期2008年5月26日 优先权日2007年6月1日
发明者杨令武, 杨大弘, 苏金达, 陈光钊, 统 骆 申请人:旺宏电子股份有限公司