专利名称：内连线结构的制作方法
技术领域：
本发明涉及一种半导体结构，特别是涉及一种内连线结构。
背景技术：
在半导体工艺技术迈入深次微米(deep micron)领域之后，许多原本无须考量的问题将因尺寸缩小而逐渐突显出来。为了节省面积减小芯片尺寸，一般的作法是将静电放电电路(electrostatic discharge circuit)放到焊垫(pad)底下。
现有的焊垫在以热加压法(thermocompression)来打线接合(wire bonding)时，因为施加于焊垫的压力很大，所以常发生介电层裂开或甚至焊垫脱落的情况，造成封装产量以及可信度(reliability)都不高。发生此问题的主要原因在于介电层和金属层之间的附着力不够，以及在打线接合时所产生的应力施加于介电层上之故。
因此，为了避免焊垫底下的半导体元件受到影响，并确保能成功的接合，焊垫的部分通常需要用到两层金属层，其余下层的金属层才能供电路绕线使用。而对于使用金属层层数较少的工艺，可用来做电路拉线的金属层层数便显得不足。
发明内容
本发明的目的就是在提供一种内连线结构，使得焊垫下方的金属层都可以当作内连线之用。
本发明的另一目的是提供一种内连线结构避免焊垫底下的半导体电路于接合时受到影响，且确保成功的接合。
本发明提出一种内连线结构，适用于基底的焊垫区，且焊垫区的基底上已具有半导体电路，以及与焊垫区相对应的焊垫，此内连线结构包括一图案化导体层、一第一介电层、多个介层窗插塞、一第二介电层与多个接触窗插塞。图案化导体层包括一辅助层与多个第一导线。辅助层具有多个间隙，而导线配置于辅助层之间，并通过间隙而穿出焊垫区。第一介电层配置于图案化导体层与焊垫之间，且覆盖图案化导体层。介层窗插塞配置于第一介电层中，用以连接辅助层与焊垫。第二介电层配置于基底与图案化导体层之间，且覆盖半导体电路。接触窗插塞配置于第二介电层中，用以电连接半导体电路与第一导线。
依照本发明实施例所述的内连线结构，上述的辅助层例如为环状导体层，其配置于对应焊垫区周缘处。
依照本发明实施例所述的内连线结构，上述的辅助层还可以有多个块状导体层，这些块状导体层位于环状导体层的内侧。
依照本发明实施例所述的内连线结构，上述的辅助层可以为层状导体层，且第一导线位于层状导体层之间。
依照本发明实施例所述的内连线结构，上述的辅助层与第一导线的材料例如为金属。
依照本发明实施例所述的内连线结构，上述的辅助层与第一导线的材料例如为铝(Al)或铜(Cu)。
依照本发明实施例所述的内连线结构，上述的焊垫的材料例如为金属。
依照本发明实施例所述的内连线结构，上述的接触窗插塞与介层窗插塞的材料例如为金属。
依照本发明实施例所述的内连线结构，上述的第一介电层与第二介电层的材料例如为氧化硅。
依照本发明实施例所述的内连线结构，上述的半导体元件例如为静电放电(electrostatic discharge，ESD)保护电路。
依照本发明实施例所述的内连线结构，还可以有多个第二导线，配置于图案化导体层下方。
本发明还提出一种内连线结构，适用于基底的焊垫区，且焊垫区的基底上已具有半导体电路，以及与焊垫区相对应的焊垫，此内连线结构包括多个图案化导体层、多个第一介电层、多个介层窗插塞、一第二介电层与多个接触窗插塞。其中，图案化导体层包括一辅助层与多个第一导线。辅助层具有多个间隙，而导线配置于辅助层之间，并通过间隙而穿出焊垫区。第一介电层配置于图案化导体层之间以及最上层的图案化导体层与焊垫之间，且覆盖图案化导体层。介层窗插塞配置于第一介电层中，用以连接辅助层，且连接最上层的图案化导体层的辅助层与焊垫。第二介电层配置于基底与最下层的该图案化导体层，且覆盖半导体电路。接触窗插塞配置于第二介电层中，用以电连接半导体电路与最下层的图案化导体层的第一导线。
本发明因为在焊垫与辅助层之间以及各辅助层之间以金属介层窗插塞相互连接，以增加各膜层之间的附着力，避免了在接合时，各膜层和介电层间的附着力不足而被拉开，以致于结构受到损害。此外，本发明中的图案化导体层具有多个间隙，可以供电路绕线，并可将导线拉至焊垫区外与其它半导体元件连接。
为让本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。
图1为依照本发明一实施例所绘示的内连线结构的剖面示意图。
图2A为依照本发明一实施例所绘示的内连线结构中图案化导体层的上视图。
图2B为依照本发明另一实施例所绘示的内连线结构中图案化导体层的上视图。
图2C为依照本发明再一实施例所绘示的内连线结构中图案化导体层的上视图。
图3为依照本发明另一实施例所绘示的内连线结构的剖面示意图。
图4为依照本发明再一实施例所绘示的内连线结构的剖面示意图。
简单符号说明100基底101栅极103栅氧化层104焊垫105源极/漏极区106、306辅助层107自行对准金属硅化物层108、308、408导线109焊垫区
110、112、310、410介电层114、314、414介层窗插塞116接触窗插塞117间隙118块状导体层具体实施方式
图1为依照本发明实施例所绘示的内连线结构的剖面示意图。图2A为依照本发明一实施例所绘示的内连线结构中辅助层的上视图。请同时参照图1与图2A，本发明的内连线结构，适用于基底100的焊垫区109，且焊垫区109的基底100上已具有半导体电路以及与焊垫区109相对应的焊垫104。其中，焊垫104的材料例如为金属，而半导体电路例如是静电放电保护电路。静电放电保护电路例如包括栅极101、栅氧化层103、源极/漏极区105与用来降低源极/漏极区105的阻值的自行对准金属硅化物(salicide)层107。
在本实施例中，内连线结构是由图案化导体层、介层窗插塞114、接触窗插塞116和介电层110、112所构成。介电层112配置于基底100上，且覆盖半导体电路。其中，介电层112的材料例如为氧化硅。介电层112的上方配置有图案化导体层，图案化导体层包括辅助层106与导线108，而接触窗插塞116配置于介电层112中。接触窗插塞116的材料例如为金属，用以电连接半导体电路与导线108，而辅助层106例如为环绕在焊垫区109周缘的环状导体层，其具有多个间隙117，使得位于环状导体层内侧的导线108可以通过间隙117拉出焊垫区109。因此，位于焊垫104下方的半导体电路可以通过接触窗插塞116与导线108，而与焊垫区109外的任何其它半导体元件连接。
值得一提的是，导线108的配置并不以图2A所示为限。此外，导线108与辅助层106的材料例如为铝或铜。另外，在一般的情况下，间隙116的宽度只要能让导线108穿出且不会造成短路即可。在一实施例中，间隙116的宽度例如是导线108宽度的1.5倍。
请继续参照图1与图2A，介电层110配置于图案化导体层与焊垫104之间，且覆盖辅助层106与导线108，以分隔辅助层106与导线108，避免二者相接触而产生短路。其中，介电层110的材料例如为氧化硅。介层窗插塞114配置于介电层110中并可布满于辅助层106上。介层窗插塞114的材料例如为金属，一般称为金属介层窗(metal via，MVIA)插塞，其目的是用来增加焊垫104与整个芯片的附着力，以避免在接合后，辅助层106与焊垫104之间只有介电层110，使得附着力不足而被拉开。
此外，本发明的内连线结构中的辅助层106，除了可以是上述环绕在焊垫区109周缘的环状导体层之外，还可以为其它任何图案形状。
图2B为依照本发明另一实施例所绘示的内连线结构中辅助层的上视图。请参照图2B，在本实施例中，辅助层106例如包括环绕在焊垫区109周缘的环状导体层与多个块状导体层118，而块状导体层118位于环状导体层的内侧且导线108之外的任何区域。同样地，块状导体层118上亦布满介层窗插塞114，以增加焊垫104与整个芯片的附着力。此外，块状导体层118的形状与配置也不以图2A所示为限。
图2C为依照本发明再一实施例所绘示的内连线结构中辅助层的上视图。参照图2C，在本实施例中，辅助层106例如为层状导体层，而导线108位于层状导体层之中，也就是说，非导线108经过的地方皆为导体层。同样地，层状导体层上亦配置有介层窗插塞114连接到焊垫104，以增加焊垫104与整个芯片的附着力。
当然，辅助层106除了上述三种图案形状之外，还可以是情况需求为其它图案形状，于此不一一叙述。
值得一提的是，在其它实施例中，本发明的内连线结构还可以是具有多层图案化导体层的结构。图3为依照本发明另一实施例所绘示的内连线结构的剖面示意图。在此种结构中具有二层图案化导体层，这二层图案化导体层分别包括位于介电层110上的辅助层306与导线308，并通过介层窗插塞114连接辅助层106与306，通过介层窗插塞314连接辅助层306与焊垫104。同样地，导线308通过辅助层306的间隙而拉出至焊垫区109之外。此外，介电层310配置于辅助层306与焊垫104之间，并覆盖辅助层306与导线308。另外，在本实施例中，辅助层306的图案形状可以是上述三种中的任何一种或组合，亦可以是其它的形状。
在其它实施例中，本发明的内连线结构还可以具有三层、四层或更多层的图案化导体层，而每一层图案化导体层中的辅助层的图案形状分别可以是上述三种中的任何一种。此外，各图案化导体层之间以介电层相互隔离开，并以介层窗插塞相互连接各图案化导体层中的辅助层，如此便可将这些辅助层视为焊垫的一部份，以增加附着力。
此外，在一些实施例中，半导体电路的上方也可以是一般现有的金属内连线结构，而位于焊垫下方的其它膜层则与上述相同。
图4为依照本发明再一实施例所绘示的内连线结构的剖面示意图。请参照图4，在本实施例中，接触窗插塞116连接导线408与源极/漏极区105，而位于介电层410中的介层窗插塞414则将导线108与408电连接。
综上所述，在本发明的内连线结构中，焊垫与辅助层以及各辅助层之间皆以金属介层窗插塞相互连接，且各辅助层可视需求而制作为各种图案，以增加彼此之间的附着力，进而当作焊垫的一部份，避免在接合时因附着力不足而被拉开。
此外，图案化导体层中的辅助层因具有多个间隙，可供电路作为绕线之用，使得半导体电路能够配置在焊垫下方，并通过这些间隙将导线拉至和垫区外与其它半导体元件连接，进而减小了芯片的尺寸。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
权利要求
1.一种内连线结构，适用于一基底的一焊垫区，且该焊垫区的该基底上已具有一半导体电路以及与该焊垫区相对应的一焊垫，该内连线结构包括一图案化导体层，配置于该焊垫下方，该图案化导体层包括一辅助层，其具有多个间隙；以及多个第一导线，配置于该辅助层之间，并通过该些间隙而穿出该焊垫区；一第一介电层，配置于该图案化导体层与该焊垫之间，且覆盖该图案化导体层；多个介层窗插塞，配置于该第一介电层中，用以连接该辅助层与该焊垫；一第二介电层，配置于该基底与该图案化导体层之间，且覆盖该半导体电路；以及多个接触窗插塞，配置于该第二介电层中，用以电连接该半导体电路与该些第一导线。
2.如权利要求1所述的内连线结构，其中该辅助层包括一环状导体层，配置于对应该焊垫区周缘处。
3.如权利要求2所述的内连线结构，其中该辅助层还包括多个块状导体层，位于该环状导体层的内侧。
4.如权利要求1所述的内连线结构，其中该辅助层为一层状导体层，且该些第一导线位于该层状导体层之间。
5.如权利要求1所述的内连线结构，其中该辅助层与该些第一导线的材料包括金属。
6.如权利要求5所述的内连线结构，其中该辅助层与该些第一导线的材料包括铝或铜。
7.如权利要求1所述的内连线结构，其中该焊垫的材料包括金属。
8.如权利要求1所述的内连线结构，其中该些接触窗插塞与该些介层窗插塞的材料包括金属。
9.如权利要求1所述的内连线结构，其中该第一介电层与该第二介电层的材料包括氧化硅。
10.如权利要求1所述的内连线结构，其中该半导体电路包括静电放电保护电路。
11.如权利要求1所述的内连线结构，还包括多个第二导线，配置于该图案化导体层下方。
12.一种内连线结构，适用于一基底的一焊垫区，且该焊垫区的该基底上已具有一半导体电路以及与该焊垫区相对应的一焊垫，该内连线结构包括多个图案化导体层，配置于该焊垫下方，各该图案化导体层包括一辅助层，其具有多个间隙；以及多个第一导线，配置于该辅助层之间，并通过该些间隙而穿出该焊垫区；多个第一介电层，配置于该些图案化导体层之间，以及最上层的该图案化导体层与该焊垫之间，且覆盖该些图案化导体层；多个介层窗插塞，配置于该些第一介电层中，用以连接该些辅助层，且连接最上层的图案化导体层的该辅助层与该焊垫；一第二介电层，配置于该基底与最下层的该图案化导体层之间，且覆盖该半导体电路；以及多个接触窗插塞，配置于该第二介电层中，用以电连接该半导体元件与最下层的该图案化导体层的该些第一导线。
13.如权利要求12所述的内连线结构，其中该些辅助层分别包括一环状导体层，配置于对应该焊垫区周缘处。
14.如权利要求13所述的内连线结构，其中该些辅助层分别还包括多个块状导体层，位于该环状导体层的内侧。
15.如权利要求12所述的内连线结构，其中该些辅助层分别为一层状导体层，且该些第一导线分别位于该些层状导体层之间。
16.如权利要求12所述的内连线结构，其中该些辅助层与该些第一导线的材料包括金属。
17.如权利要求16所述的内连线结构，其中该些辅助层与该些第一导线的材料包括铝或铜。
18.如权利要求12所述的内连线结构，其中该焊垫的材料包括金属。
19.如权利要求12所述的内连线结构，其中该些接触窗插塞与该些介层窗插塞的材料包括金属。
20.如权利要求12所述的内连线结构，其中该些第一介电层与该第二介电层的材料包括氧化硅。
21.如权利要求12所述的内连线结构，其中该半导体电路包括静电放电保护电路。
22.如权利要求12所述的内连线结构，还包括多个第二导线，配置于最下层的该图案化导体层下方。
全文摘要
一种内连线结构，适用于基底的焊垫区，且焊垫区的基底上已具有半导体电路以及与焊垫区相对应的焊垫，此内连线结构包括一第一介电层、多个介层窗插塞、一第二介电层与多个接触窗插塞。图案化导体层包括一辅助层与多个第一导线。辅助层具有多个间隙，而第一导线配置于辅助层之间，并通过间隙而穿出焊垫区。第一介电层配置于图案化导体层与焊垫之间，且覆盖图案化导体层。介层窗插塞配置于第一介电层中，用以连接辅助层与焊垫。第二介电层配置于基底与图案化导体层之间，且覆盖半导体电路。接触窗插塞配置于第二介电层中，用以电连接半导体电路与第一导线。
文档编号H01L23/52GK1933140SQ20051010386
公开日2007年3月21日 申请日期2005年9月16日 优先权日2005年9月16日
发明者高境鸿 申请人:联华电子股份有限公司