专利名称：无应力抛光的方法和系统的制作方法
背景技术：
方法
技术领域：
本发明通常涉及双镶嵌半导体制备方法，尤其涉及，在半导体制备方法中平面化部件和层的方法和系统。
2、相关技术的描述双镶嵌制备方法在半导体制备中正在变得越来越普遍。在一个常用的双镶嵌制备方法中，先将一种或多种导电材料沉积于被组成图案的沟槽和通道中以形成所期望的电路互连，沟槽和通道形成于半导体基片或形成于半导体基片上的膜中。经常形成此导电材料的多余或过量部分。此导电材料的过量部分是多余的且不合需要的，并且为了制造镶嵌特征和为了随后步骤提供平坦的表面其必须被除去。经常，过量部分形成地并不均衡，具有相应于下面的层上形成的被组成图案的沟槽和通道的低凹区域和凸起区域。
导电材料的过量部分一般通过化学机械抛光(CMP)和电化学抛光(ECP)(例如，蚀刻法)法和CMP与ECP结合法从半导体基片去除掉。这些方法中的每一个都有显著的缺点。通过实例，ECP一般具有相对较低的生产量，低均匀性并且不能有效地去除非导电材料。
CMP是物理接触法，一般会遗留导电残余物，或导致各种材料的腐蚀，或导致非均匀地去除，并且不能适当地平面化互连和层间电介质(ILD)。CMP也会导致应力相关损失(例如，层间分层、剥离)以维持互联和ILD结构。CMP导致的应力损失由于新近使用的材料的非常弱的层间粘着力性能而进一步恶化(例如，低-k电介质材料)。减少CMP方法的物理压力以减少物理性应力可能经常导致难以接受的低生产率和其它差工艺性能参数。
图1A显示了一个常用的半导体基片100。常用的CMP方法已经被应用于半导体基片100以基本上除去过量层并暴露下面的层104。层104包括在先前制备过程中形成的部件(例如，通道、沟槽，等)。过量层的一部分以非均匀层102的形式保留在半导体基片100表面上。此非均匀层102在最厚部分具有大于大约500埃的厚度。非均匀层102的多个高处102A-102E被图示出。举例来说，由高处102A包围的区域可以代表非均匀层102具有厚度大约少于100埃的区域。类似的，由高处102B包围的区域可以代表非均匀层102具有厚度在大约100埃到大约200埃之间的区域。由高处102C包围的区域可以代表非均匀层102具有厚度在大约200埃到300埃之间的区域。由高处102D包围的区域可以代表非均匀层102具有厚度在大约300埃到400埃之间的区域。由高处102E包围的区域可以代表非均匀层102具有厚度在大约400埃到大约500埃之间的区域。由高处102F包围的区域可以代表非均匀层102具有厚度大于大约500埃的区域。
常用的CMP方法包括在半导体基片100的表面使用移动磨光垫。摩擦产生于磨光垫与在半导体基片100的表面中的材料之间。摩擦除去半导体基片100表面中的材料的一部分。每种在半导体基片100的表面上的材料与磨光垫具有不同的摩擦系数。举例来说，半导体基片100的表面可以包括氧化物(例如，氧化硅)和铜材料。氧化物与磨光垫具有第一摩擦系数，铜与磨光垫具有第二摩擦系数。第一摩擦系数一般不同于(即，高于或低于)第二摩擦系数。
在第一和第二摩擦系数产生差异的地方，应力可以被施加到半导体基片100中。在两个不同的摩擦系数相遇的点或区域，应力可以基本集中。举例来说，当一个常用的CMP方法通过抛光铜层以暴露下面的氧化层时，压力变得集中在产生不同摩擦系数的区域(即，铜层和氧化层相遇的区域)。
再次参考图1A，当磨光垫抛光过第一材料(即，暴露在下面的层104)到达第二材料(即，非均匀层102)时，摩擦系数改变。结果，抛光过程可以集中相当大的应力于半导体基片100上非均匀层最薄的地方(例如，区域102A)。区域102A可以具有相对较大的面积。结果，应力可以被传递到半导体基片100相对较大的部分。这些应力可以基本上平行(即，水平)于基本上平行于基片100表面的应力向量。这些应力也可以基本上垂直于与半导体基片100的表面基本垂直的应力向量。
图1B显示了一个半导体基片100的详细的横断面视图。如图1A中所示，非均匀层102变得相对薄(例如，朝向外边界)例如在区域102A中，非均匀层变得更加易受由垂直和水平应力引起的损伤。举例来说，如果磨光垫朝着方向120相对于基片表面移动，非均匀层102的薄边缘区域102A可能通过由下面的层104与磨光垫之间产生的第一摩擦系数和非均匀层102与磨光垫之间产生的第二摩擦系数间的差异产生的水平应力被从下面的层104剥离。当非均匀层102从下面的层104上剥离时，连到非均匀层102上的部件112可以在垂直方向被剥离或压实。通过实施方式，部件112可以是一个充满了导电材料(例如，铜，铝，等)的通道从而与在下面的层116中的器件114接触。当导电材料被从通道112垂直剥离时，与设备114接触的区域基本上减少。
图1C显示了有可能由常见的CMP方法导致的损伤132。由于第一摩擦系数(例如，层104与磨光垫之间)与通道112中的导电材料之间的第三摩擦系数间的差异，层104可以从通道112中的导电材料脱离。图1D显示了另一个由常见的CMP方法产生的损伤132的详细视图。如图1D所示，在通道112中的导电材料相对于层104轻微地变形。结果，层104的边缘134暴露出来。边缘134能进一步地在边缘上集中应力以致于导致层104的边缘从通道112中的导电材料上剥离。
由于层104从通道112中的导电材料上剥离，因此在通道112中的导电材料和层104之间形成空隙132。空隙132在随后的制备过程中可能导致无数问题(例如，腐蚀，不重合，等)。空隙132也会基本减少与设备114接触的可靠性。如图1A-C中所示，由常见的CMP方法传递到顶层102和104的压力会损伤在下的一层或多层的部件112，114。
鉴于前述，需要一种改进的、当最小化物理性应力以保留部件时能均匀且基本去除掉过量材料的平面化系统和方法。改进的平面化系统和方法应该适合于在半导体制备中使用并且应该适用于例如双镶嵌工序或其它半导体制备工序。
发明概述概括地讲，本发明通过提供一种改进的基片清洁系统和方法来满足这些需要。值得高兴的是本发明可以用众多方式实现，包括方法、仪器、系统、计算机可读媒体或装置。本发明的一些创造性实施方式在下面描述。
一个实施方式提供了一种清洁基片的方法。此方法包括接收基片并在此基片的上表面进行清洁的步骤。基片包括基本上不含与设备相关的平面化不均匀处和与器件无关的平面化不均匀处的上表面。上表面也包括第一材料和在第一材料中形成的器件结构，此器件结构由第二材料形成。此器件结构具有暴露的器件表面。此器件表面具有第一表面粗糙度。
此器件结构可以在镶嵌(damascene)工序中形成。基本不含与设备相关的平面度不均匀处和与器件无关的平面不均匀处的顶表面可以包括被基本局部平面化和基本整体平面化的顶表面。
清洁工序基本上将第一表面粗糙度降低到低于大约20埃。清洁工序可包括动态弯液面工序。清洁工序可以包括低下作用力(low down force)CMP工序。此低下作用力CMP工序可以包括使用低于大约1psi的下作用力。此清洁工序可以包括端点蚀刻工序。此清洁工序可以包括在基片表面使用刷子。此清洁工序进一步包括在基片表面施用湿蚀刻化学剂。此清洁工序可以进一步包括使用动态弯液面(dynamic liquid meniscus)的清洁工序。
此清洁工序施加最小的剪切力。此清洁工序可以选择地用于第一材料。或者，此清洁工序可以选择地用于第二材料。
另一个实施方式提供了一种用于制备基片的方法。此方法包括接收基片，此基片的上表面的平面化和在此基片上表面应用清洁工序。基片上表面的平面化包括平整以基本消除任何与设备相关的平面化不均匀处和与器件无关的平面化不均匀处。上表面包括第一材料和在第一材料中成形的器件结构，此器件结构由第二材料成形。此器件结构有暴露的器件表面。此器件表面有第一表面粗糙度。
用以基本消除任何与器件有关的平面化化不均匀处和与器件无关的平面化不均匀处的基片平面化可以包括使用完全无应力刻蚀平面化方法。用以基本消除任何与器件有关的平面不均匀处和与器件无关的平面不均匀处的基片平面化可以包括一种不施加压力于基片的平面化方法，施加压力于基片将在基片中成形的设备或结构中导致与压力有关的损失。
然而另一个实施方式提供一种用于加工基片的系统。该系统包括平面化工序设备和无应力清洁工序设备。此无应力清洁工序可以包括动态弯液面工序，清洁刷工序，低下作用力CMP工序或他们的组合。此清洁工序可以进一步包括在基片表面使用湿蚀刻化学剂。此清洁工序可以进一步包括应用使用动态弯液面的清洁工序。此无压力清洁工序施加最小的剪切力。
结合附图，本发明的其它方面和优点将会从下面的详述中体现，经由实施方式阐明本发明的原理。
通过下面结合附图的详细描述，将容易理解本发明。
图1A表示常用的半导体基片。
图1B表示详细的，半导体基片的横断面视图。
图1C表示另一个实施方式的可能由常用的CMP工序导致的损伤。
图1D表示另一个可能由常用的CMP工序导致的损伤详细视图。
图2A表示根据本发明一个实施方式的具有图案的半导体基片。
图2B表示根据本发明一个实施方式的额外的附加层。
图3表示根据本发明的一个实施方式的基本平坦的过量部分。
图4A表示根据本发明的一个实施方式经过第二刻蚀工序的基片。
图4B表示根据本发明的一个实施方式经过障碍层去除工序的基片。
图5是根据本发明的一个实施方式，实施局部平面化方法的操作方法流程图。
图6A-6D表示根据本发明的一个实施方式，应用于基片的以增强局部均匀性的一系列化学转化和深蚀刻工序。
图7是根据本发明的一个实施方式，基片上应用的以增强局部均匀性的化学转化和深蚀刻工序的操作方法流程图。
图8是根据本发明的一个实施方式，纠正整体非均匀性的操作方法流程图。
图9表示根据本发明的一个实施方式，基本去除、平面化过量部分。
图10表示根据本发明的一个实施方式，基片上层区域的详细视图。
图11A表示根据本发明的一个实施方式，无应力平面化基片的详细视图。
图11B表示根据本发明的一个实施方式，清洗系统的范例。
图11C表示根据本发明的一个实施方式，低下作用力CMP系统系统的简化图表。
图12A表示根据本发明的一个实施方式，进行示范基片加工工序的接近头。
图12B表示根据本发明的一个实施方式，接近头部分的顶视图。
图13A表示根据本发明的一个实施方式，示范接近头。
图13B表示根据本发明的一个实施方式，接近头和由此接近头成形的弯液面的剖视图。
图14是根据本发明的一个实施方式，无应力制造基片的操作方法流程图。
图15是根据本发明的一个实施方式，基片处理系统的结构图。
实施方式详述现在描述几个改进的基片清洁系统和方法的实施方式。对于本领域技术人员来说在缺少一些和所有这些具体细节的情况下也可以实现本发明。改进的清洁系统和方法的一个实施方式提供了对基片的清洁和/或抛光，此基片基本不含与器件有关和与器件无关的不均匀匀处。改进的清洁系统和方法可以基本上减少表面粗糙度。改进的清洁系统和方法也可以从基片的表面除去不符合要求的残余物。
第一部分；无应力平面化图2A表示根据本发明的一个实施方式，在双镶嵌工序中的被具有图案的半导体基片200。作为半导体制备工序例如双镶嵌制备工序的一部分，在基片200上形成图案。可以使用掩模(mask)以形成基片200的图案。基片200包括大的，稍微孤立的特征202(例如，槽、通道，等)，小的，稍微孤立的特征204和一些密集在一起的特征206。也包括一个阻隔层210。此阻隔层210一般不同于基片200或导电互连材料120的材料。导电互连材料120可以是铜或铜合金或其它导电材料。
导电互连材料120的过量部分212在特征202、204、206的上面扩展并且包括此过量部分212在厚度上相应的局部变化214、216、218。如图所示，与在过量部分212的厚度上具有稍微较小变化的较小特征204相比，过量部分212的较大特征202在较大厚度上具有相应的减少。密集特征206稍微增加了过量部分212的厚度。
常见的蚀刻工序在整个晶片区域上以相当均匀的速率蚀刻导电互连材料120的过量部分212并且因此常见的蚀刻工序将在接近密集特征206的阻隔层210被暴露之前暴露接近大特征202的阻隔层210。简而言之，常见的蚀刻工序不能平面化导电互连材料的过量部分212。
图2B表示根据本发明一个实施方式加入的附加层222。附加层222成形于过量部分212的上端。附加层222可以是一种基本平坦的充填材料(例如，旋涂玻璃(SOG)、多晶硅、聚合物抗蚀剂、双层、UV或热固性材料、或其它可以流动以成形平面化表面且具有适合的蚀刻特性的材料)。任意的，在附加层222和过量部分212之间可以包括相对薄(例如，厚度大约25-100nm)的保形层224。保形层224可以是一个阻隔层或附加层。保形层224可以是能用于附加层222的多种材料。
附加层222和过量部分212具有基本上1∶1的蚀刻选择性，以致随后的蚀刻工序(例如，等离子体或气态蚀刻工序)可以基本相同的速率蚀刻附加层222和过量部分212。
图3表示根据本发明一个实施方式基本平面化的过量部分212’。由于附加层222在叠加的层200、210、212、222至上形成基本平面化的表面，直到因为局部变化214、216、218被基本去除，剩余的过量部分212’被基本上部分平面化，第一蚀刻过程可以均匀地蚀刻附加层222和覆盖整个区域的过量部分212。
一般的方法包括在附加层222和过量部分212间提供1∶1蚀刻选择性的情况。举例来说，如果附加层222是SOG，过量部分212是铜，则基于化学处理的卤素(例如，Cl、F、Br、I)提供对SOG和铜的蚀刻速率的控制以允许调整到所期望的1∶1选择性。虽然可以使用产生反应卤素的任何等离子体原料气，CF4、Cl2和HCL是常见的例子。可以调整以控制蚀刻率、选择性、不均匀性和减少腐蚀的各种工艺参数包括变换例如基片温度和包含一种或多种添加剂(例如，Ar、H2、Cl、O2、CH3X(X＝F、Cl、Br、I)、CH2F2和CH4)的工艺变量。
另一个方法包括与Ar或其它惰性气体例如He、Xe、Ne、Kr一起喷溅主要的腐蚀剂，与其它添加剂一起作为铜过量部分212的初级蚀刻剂，以提供控制附加层222的蚀刻速率和剩余铜212上表面的钝化。其它添加剂可以包括，例如H2和/或CF4。这些工序中的任一个都可以在从大约75摄氏度到大约400摄氏度的一个宽温度范围内操作。
第一蚀刻工序是设计为由于局部变化214、216、218被基本消除而留下基本上局部平面化的残余过量部分212’的蚀刻过程。一个或多个随后的蚀刻工序将除去过量部分212’的大量或大多数。进行精蚀刻工序来继续蚀刻工序以达到从阻挡层210除去过量部分212’的终点。精蚀刻工序也可以包括在大量蚀刻工序中。精蚀刻的随后工序可以包括为了防止腐蚀和为下一步工序提供稳定性而选择性地除去阻隔层和钝化剩余导电材料120。精蚀刻后的附加操作可以被设计为并不显著地除去任何材料而仅仅是钝化残余导电材料120以防止腐蚀并为下一步工序提供稳定性。
图4A表示根据本发明的一个实施方式经过第二蚀刻工序的基片200。第二蚀刻工序继续直到终点，即阻隔层210在所有的位置基本上同时暴露并且仅剩下被特征202、204、206填充的导电材料(例如，铜、含铜合金及其组合、和其他导电材料)的120部分。
第一蚀刻工序和第二蚀刻工序可以基本相似或显著不同。举例来说，第一蚀刻工序可以是一个改善过量部分212的局部平面性的蚀刻工序，过量部分212的局部平面性归因于局部非均匀匀处214、216、218(例如，由在下面的层中的特征202、204、206的位置、尺寸和聚集度所导致)。整个附加层222和过量部分212的一部分可以在第一蚀刻工序中被除去。通过比较，第二蚀刻工序可以是一个除去大量残余物，平面化过量部分212’达到终点(即，当阻隔层210被暴露时)的更加优选的蚀刻工序。
图4B表示根据本发明的一个实施方式经过除去阻隔层工序的基片。除去阻隔层210的一部分以暴露在下的掩模层402。仅保留在特征202、204、206中形成的阻隔层210的部分。一般的第二蚀刻工序以高速率去除大量的过量部分212并且优选对阻隔层210有高选择性。举例来说，如果过量部分212是铜，卤素基化学试剂(例如，Cl2、CF4、HCl、HBr、BCl3)就可以有效地应用于第二蚀刻工序。在另一个方法中可以使用基于喷射工序的物理主蚀刻工序，例如Ar(或其它惰性气体)。可以调整多种工艺参数以控制蚀刻率和选择性。多种工艺参数可以包括调整工艺变量例如活性组分的基片温度平衡，和包括一种或多种添加剂(例如，H2、O2、Ar、He、Xe、Ne、Kr等)。
图5是根据本发明的一个实施方式完成局部平面化的操作方法的流程图500。在操作505中，将附加层222附加到导电过量部分212的上部。在操作510中，使用第一蚀刻工序去除附加层222和导电过量部分212的大部分。在操作515中，使用第二蚀刻工序去除残余的过量部分212’以达到终点。
在其它实施方式中，操作515也可以包括上述的精蚀刻工序。精蚀刻随后的工序可以包括选择性除去阻隔层和钝化残余的导电材料120以防止腐蚀并为下一步工序提供稳定性。精蚀刻工序后附加的操作可以被设计为并不显著地除去任何材料而只是钝化导电材料120的残余物以防止腐蚀并为下一步工序提供稳定性。
图6A-6D表示根据本发明的一个实施方式，为了增强局部均匀性而用于基片600的一系列化学转换和深蚀刻工序。图7是根据本发明的一个实施方式，为了增强局部均匀性而用于基片600的化学转换和深蚀刻工序的操作方法流程图700。如图6A所示，基片600有具有非平面表面轮廓606的基本非平面过量部分602，类似于上面图2A中描述的基片200。
参阅图6B和7，在操作705中，在过量部分602的顶部形成附加层604。附加层604可以沉积或形成于过量部分602上。举例来说，通过过量部分602的最顶部的化学转换可以形成附加层604。如果过量部分602是铜或铜合金，可控制的暴露于气体可以形成铜反应产物层604。一个实施方式是可以形成铜-卤化层604的卤化气。铜反应物层604扩散入铜过量层602的表面以转换铜过量层602的顶部部分。用于铜化学转换的工艺是现有技术，例如Nagraj S.Kulkarni和Robert T.DeHoff，“Application of Volatility Diagrams for LowTemperature，Dry Etching，and Planarization of Copper”，Journal of ElectrochemicalSociety，149(11)G620-G632，2002。
在另一个实施方式中，附加层604可以被沉积于过量部分602上。沉积层604可以包括聚合物层或沉积于过量部分602上的氧化层。
现在参阅操作710和图6C，使用深蚀刻工序以除去附加层604。过量部分602的一部分也可以被除去。除去附加层604导致过量部分602的剖面的进一步软化(即，平面化)至剖面606’。铜-卤化物也可以基本软化过量部分602的轮廓。铜-卤化物也可以维持对铜过量部分602基本上1∶1的选择性深蚀刻。可以多次重复操作705和710以基本平面化过量部分602而得到随后剖面606’和606”，如图6D所示，直到所得剖面基本平面化。
利用形状依赖化合物组成的铜过量部分602的化学转化可以通过氧化在铜-反应物类内表面的铜而典型地得到。在这种情况下铜氧化作用可以包括一个将元素铜转换成铜为正氧化态的铜化合物的化学转换。举例来说，在较低温度(例如，＜200摄氏度)下在氯等离子体中在表面可以将铜氧化成氯化亚铜或氯化铜(CuCl或CuCl2)。
深蚀刻工序包括将铜化合物还原成另一种能在固定的基片温度上挥发且离开残余过量层602’表面的化合物。举例来说，在反应氢组分(例如，H2等离子体)存在下可以将CuCl2还原成挥发的Cu3Cl3。当同时对铜过量部分602的外形(例如，剖面)平面化时，转变部分的深蚀刻跟随着交替的形状依赖变换可以导致大量除去铜过量部分602。
在操作715中，如果过量部分602被基本平面化，此操作方法结束。二者择一地，如果在操作715中，过量部分602没有被基本平面化，此方法继续上面的操作705。在一个实施方式中，操作705-715可以就地发生在单个蚀刻室内。在一个可选择的实施方式中，可以在外部发生操作710并且可以包括ECD或低-下作用力CMP工序以达到如图6D所示的基本平面化过量部分602’。
在图6A-7中描述的操作方法可以被用作平面大量去除法，即既对非平面的过量部分602平面化，又去除大量的过量部分602的操作。
现有技术已知，基片200，600的局部平面化可以由几个已知的层厚绘图技术的任何一个或多个来测定。举例来说，涡流传感器可以绘制过量部分212，212’的层厚，如已公开的Gotkis等人于2002年12月23日申请的名称为使用涡流的薄膜基片的信号分离的系统，方法和设备(System，Method And ApparatusFor Thin-Film Substrate Signal Separation Using Eddy Current)的美国专利申请10/328,912和Gotkis等人于2002年9月19日申请的名称为在多步次序中探测且绘制金属残留物的系统和方法(System And Method For Metal ResidueDetection And Mapping Within A Multi-Step Sequence)的美国专利申请10/251,033中描述，两篇专利申请在此全文引用，结合使用。
上述图1-7中描述的方法和系统描述了在过量部分中基本消除局部，与图案有关的非均匀处的各种方法。可是，图1-7中描述的方法和系统没有直接提出全部非均匀处的校正。全部非均匀层可包括在相对于基片边缘和其它没有局部化现象的非均匀层的基片中心的材料除去速度的参数。
图8是根据本发明的一个实施方式纠正全部非均匀层的操作方法800流程图。在操作805中，接收具有局部化的非均匀处例如过量部分中与部件图案有关的非均匀处的基片。在操作810中，例如通过CMP，ECP或在图1-7中描述的方法和系统或其他现有技术的方法，基本消除局部化非均匀处。基本去除局部化非均匀处形成了基本局部平面化的过量部分，例如图3中所示的平面化过量部分212’。
图9表示根据本发明的一个实施方式基本去除的平面化部分902。此基本去除的平面化过量部分902可以是一个相对薄的过量部分例如几百埃的厚度。
在操作815中，测绘具有平面化的过量部分的基片以确定和量化在平面化过的过量部分的任何全部非均匀处。如前述，现有技术已知，平面化的过量部分可以用几种已知层厚测绘技术中的一种或多种来测绘。可以在原处(电流操作室内)或外部(电流操作室外部)测绘。在原处测绘法也可以是动态的并且考虑到随后的工艺随着随后工艺的进行可以动态地调整。
在操作820中，如上述操作815中控制的，通过调节刻蚀工序以提出(address)在精蚀刻工序中探测全部非均匀处的特殊要求的充分无机械应力工序中，全部非均匀处的位置和数量被除去。举例来说，如果残余的过量部分902在中心处的厚度是大约500埃并且在边缘的厚度是300埃，可以调整此方法以低偿中心到边缘的非均匀处，由此整个阻隔层210被同时暴露。由于在精蚀刻工序中没有机械力作用于基片，因此无应力工序避免了上述的CMP问题。
对阻隔层210选定的方法(例如，选定的工艺参数值)是有选择性的(即，此方法蚀刻阻隔层的速率大大低于对铜的蚀刻，例如，在这些方法中，一般在阻隔层上蚀刻铜的选择范围是大于大约1但小于大约3)并且使任何凹处最小化(例如，额外去除在特征202，204，206中的导电材料120)。
相对于阻隔层210残余的大量屏蔽物，精蚀刻对残余过量部分902和阻隔层210的铜具有相对低的蚀刻速率，以使在特征202、204、206内的凹处最小化。结果，精蚀刻对于蚀刻铜不能具有很高的选择性。
也可以包括最终的深蚀刻工序。最终的深蚀刻工序包括控制适当的选择性和均匀性深腐蚀障碍材料和/或ILD材料，随着铜和ILD损失最小化，以使最终结果具有基本整体均匀性和基本上平面化特征(例如，在精蚀刻和去除障碍工序的末端铜凹处是整体统一穿过基片200)。在这种情况下，最终的蚀刻将包括一个具有高选择性以使铜损失最小化和铜凹处最小化的深蚀刻掩膜材料的均匀工序。举例来说，卤素浓度低且基片温度低(例如，低于200摄氏度)的卤素基工序将保持低铜蚀刻率同时仍然基本上化学蚀刻掉掩膜材料。可以使用包括卤素活性组分的等离子体原料气(例如，CF4、C2F6、C4F6)。控制蚀刻率的添加剂可以包括Ar、O2、CH2F2并且也可以包括其它物质。
如果在完成精蚀刻和最终深蚀刻工序的末端，整体铜凹处和/或掩模/ILD损失是非均匀性地穿过基片，此方法中必须进行额外变化以纠正整体非均匀处。举例来说，一般的实例是所述的中心快速或边缘快速蚀刻率的蚀刻非均匀处的结果。这些实例中的任一个，都可以导致穿过基片的铜凹处中的变化和/或掩模/ILD损失。在最终的对掩模/ILD材料深蚀刻工序中，利用合适的均匀性和选择性控制，通过计算此变化来获得校正从而获得具有铜和掩模损失最小化的整体平面化部件。在基片中心导致的大量铜凹处的中心快精蚀刻工序的实例中可以通过选择性蚀刻掩模材料从而达到与部件202、204、206中相同铜水平的边缘快精深蚀刻工序而被校正。在此方法中获得的典型的选择性大于大约2。为了得到均匀性控制的方法的变化包括压力、穿过基片的温度变化、离子流均匀性控制、气体浓度和室壁温度。控制选择性的变化包括活性卤素组分的浓度、基片温度、和偏力。
第二部分不均匀蚀刻上述的无应力局部和全部平面化工序往往会导致轻微的不均匀蚀刻。轻微的不均匀蚀刻最容易发生在基片上表面的两种不同材料相遇的地方。图10表示根据本发明的一个实施方式基片上层1000的一个区域的详细视图。上层1000包括第一材料层1002和由第二材料1004形成的结构1010(例如，通道、互连结构，等)。第一材料1002可以是氧化物或掩模层并且可以包括多层。第二材料1004可以是导电材料(例如，铜、铝、镍、铁、钛、钽等，和他们的组合)。导电材料1004通过第一材料层1002与在下面的层中形成的器件结构形成互连(未示)。结构1010也可以包括一种或多种现有技术已知的衬里材料1006。
第一材料层1002和导电材料1004在位置1014相遇。由于工艺参数不同，例如第一材料层1002和导电材料1004间的非常轻微的蚀刻率差异，会出现一个非常轻微的导电材料凹陷。这个凹陷具有一个凹陷深度(Δh)，范围约为0-500埃(Δh未按尺寸画出)。
端点蚀刻可以被用来选择性地蚀刻第一材料层1002，而不蚀刻导电材料1004和衬里材料1006。结果是，端点蚀刻可以显著地消除凹陷从而使凹陷深度Δh接近0。端点蚀刻在共同未决并共有的美国专利申请No10/769,522中描述，申请日为2004年1月30日，名称为“无应力除去导体的系统和方法(Systemand Method for Stress Free Conductor Removal)”，在此全文作为参考。
第三部分清洁如前所述的，前述的无应力局部和全部平面化方法可以用于平面化铜过量层。然而，往往结果是暴露的，平面化层得到相对粗糙的表面。图11A表示根据本发明的一个具体实施方式
无应力平面化基片1100的详细视图。无应力平面化基片1100包括一个在第一材料层1002中形成的铜器件1102。第一材料层1002的暴露表面1103和铜器件1102的暴露表面1104可以相对粗糙。暴露表面1103的粗糙度被表示为粗糙度系数“r1”。铜表面1104的粗糙度被表示为粗糙度系数“r2”。粗糙度系数r1和r2，是各自表面1103和1104的峰间平均值。
如果铜器件1102和第一材料层1002具有基本上1∶1的蚀刻选择性，那么r1和r2是基本相等的。举例来说，r1和r2可以具有小于大约100nm的值。换句话说，如果对第一材料层1002进行选择蚀刻，那么r1可以小于或等于r2。举例来说r1可以具有小于大约35nm的值，并且r2可以具有小于大约100nm的值。相反地，如果蚀刻选择对铜器件1102进行，那么r1可以大于或等于r2。举例来说，r2可以具有小于大约35nm的值，并且r1可以具有小于大约100nm的值。相信表面粗糙的引起是因为发生在蚀刻过程中的化学反应侵蚀。
一定程度的表面粗糙是可以被容许的，(例如，r1和r2小于或等于大约20埃)。然而，如果r1和r2中任一个超过大约20埃，那么随后形成的材料层就不能很好地附着在表面1103和1104上。举例来说，空隙可能出现在表面1104和成型在表面1104上的后生成材料层(未示)之间。这样一个空隙减少了铜装置1102和后生成材料层间的接触面积。接触面积的减少降低了接触的效率，例如，导致电阻增大。这样的空隙也会增加能进一步降低接触的腐蚀。下面将进行更详细地描述，清洁过程可以使用在表面1104上来减小粗糙度。
在前述的局部和整体的平面化工序后，蚀刻剩余物1106也会残留在基片表面1103上和铜器件1102的表面1104上。蚀刻剩余物1106可能在表面1103和1104上包含金属残留物(例如，Ni、Cu、Al、Fe、Ti、Ta等)。换句话说或更进一步的讲，蚀刻剩余物1106会包含不能接受的大量的蚀刻化学成分(例如，Cl2、F、Br、I、CxHyFz，等)，蚀刻化学成份可能留在表面1103和1104上。可以应用清洁过程以基本去除蚀刻剩余物1106。
清洁过程可以通过任意的几种方法在表面1103和1104上应用。图11B表示根据本发明的一个具体实施方式
清洗系统1150的一个实施方式。清洗系统包括一个刷盒1152。半导体基片1100可以被置入刷盒1152中。刷盒1152包括一个清洁刷1154和支撑装置1156(例如，辊式拉边器或其它类型的支撑装置)。支撑装置1156支撑并且在一些实施方式中还可以旋转半导体基片1100。清洗液体(例如，DI水)或者清洗化学药剂1158(例如，Ontrak clean 2500系列，产自Air Products and Chemicals of Allentown，Pennsylvania，或者ESC 700系列清洗化学药剂例如ESC784产自ATMI同样产地Allentown，Pennsylvania)通过刷子1154和/或一个喷嘴1160用于半导体基片1100。举例来说，ESC784可以用来从基片表面氧化层去除含铜剩余物。刷子1154可以相对于半导体基片1100移动。举例来说，刷子1154可以被旋转、移向基片表面或从基片表面移开，横向地经过半导体基片1100的表面。刷子1154也可以在压力1154下进入半导体基片表面1100。刷子1154和/或清洗剂或清洗化学药剂1158可以去除蚀刻剩余物1106。
清洗化学药剂1158可以被选择用于铜器件1102的边缘的第一材料层1002的表面1103。像清洗化学药剂1158被选择用于第一材料层1002的表面1103一样，清洗化学药剂1158也可以被选择使用以去除铜装置1102的粗糙表面1104一部分。
再次参考前述的图10，在一个选择的实施方式中，清洗化学药剂1158可以被选择用于器件1004的表面1005。清洁工序可以因此基本去除基片1002的顶端部分1012，直至Δh接近零。
清洁工序也可以施加最小化剪切力到平面1003、1103和1104，因为非常小的物理作用力才能有效作用在半导体基片1100上。最小的剪切力基本上最小化任何与应力相关的损失，这种损失可由以前的非无应力工序技术导致(例如，常用的CMP工序)。
在一个
具体实施例方式
中，低下作用力CMP工序中可以使用清洁工序。图11C是表示根据本发明的一个具体实施方式
低下作用力系统1170的简图。此低下作用力系统1170包括一个用来支撑半导体基片1100的磨头1172。在磨光垫1174上磨头1172支撑半导体基片1100。磨光垫1174相对半导体基片1100的表面是可移动的(例如，在方向1177)。举例来说，磨光垫1174可以是一个皮带式的磨光垫，如所示的，可以通过辊1175移动经过半导体基片1100。换句话说，磨光垫1174可以如现有技术已知的固定在一个圆形盘或转盘上。换句话或更进一步地说，磨头1172也可以相对于磨光垫1174移动(例如，旋转、振荡、从一侧向另一侧移动等)半导体基片1100。
低下作用力CMP系统1170有一个最大的下作用力1176作用到半导体基片1100，小于大约1psi。由于半导体基片1100的表面被基本平面化，包括整体和局部，于是与常见的CMP工序不同，任何可能被施加到表面的压力不会定位或特别的集中，如上面附图1A-1C所描述的。更进一步，低下作用力(例如，小于大约1psi)基本减小任何可能施加到被清洁的表面的压力。由于至少部分地小于1psi的下应力，材料去除率显著地慢于典型的现有技术CMP工序中的速率。因为结合低下作用力(例如，小于1psi)并且没有任何应力集中，于是任何作用到被清洁的表面的应力可以安全的被保持在一个基本小于产生接触面间破坏力的水平。举例来说，应力基本是两种材料间的粘合力。
应该理解词组“下作用力”中的词语“下”不是指明确的方向，而是指描述应力1176在垂直方向作用到半导体基片1100的表面。举例来说，如果磨光垫1174和磨头1172成垂直方向，而不是图中所示的水平方向，那么下作用力1176将被作用在水平方向。
第四部分使用动态弯液面清洁清洁工序也可以通过控制覆盖在表面1003、1103、和1104上的弯液面来进行。弯液面可以通过一个接近头控制，如共同未决并共有的美国专利申请NO.10/769,498，于2004年1月30日申请，名称为“结合动态弯液面的无应力蚀刻过程(Stress Free Etch Processing in Combination with a Dynamic LiquidMeniscus)”中描述，在此全文作为参考。动态弯液面工序对的基片表面部分非常小的区域进行操作。因此可以非常精确的控制作用其上的压力。
图12A表示根据本发明一个具体实施方式
，执行一个典型的基片制备的操作的接近头1220，。在一个具体实施方式
中，当接近头1220在基片1230顶面1230a附近时，移动完成清洗、磨光、或其它过程操作。可以接受的是接近头1230也可以用于制备基片1230的底表面1230b(例如，清洗、磨光等)。在一个实施方式中，当液体从1230a顶面被去除时，基片1230是旋转的，因此接近头1220可以以直线方式沿着机头运动。通过使IPA1210通过原料入口1202，真空1212通过原料出口1204，并且去离子水1214通过原料入口1206，就可以产生弯液面1216。
图12B表示根据本发明的一个具体实施方式
，接近头1220的部分的顶视图。在一个具体实施方式
的顶视图中，从左到右为一组原料入口1202，一组原料出口1204，一组原料入口1206，一组原料出口1204，一组原料入口1202。因此，当N2/IPA和DIW被注入接近头1220和晶片1230间区域时，真空去除N2/IPA和DIW连同任何可能残留在晶片1230上的液体薄膜。在这里所被描述的原料入口1202、原料入口1206、和原料出口1204可以是任何合适的几何形状例如，圆形孔、方形孔等。在一个实施方式中，原料入口1202和1206和原料出口1204有圆形开孔。
图13A表示根据本发明一个实施方式的典型的接近头1300。图13B表示根据本发明一个实施方式的接近头1300和由接近头1300形成的湾液面1350的截面图。接近头1300包括一个多重过程化学药剂入口1304的圈，两个多重IPA入口1302和1308的圈，和一个多重真空出口1306的圈。各种入口1302、1304、1306和出口1308安排在传感器1320周围。传感器1320是一个计量的传感器，可以计算由进程头1300提供的加工制备过程。传感器可以是一个光学终点检测传感器，因此能够使用上面描述的端点检测系统和方法。
弯液面1350可以包括一个“干的”中心区域1352，这个区域的弯液面被去除，以致传感器1320没有在传感器和晶片1230表面之间从弯液面1350插入制备化学药品。当接近头处理晶片时，旋转晶片1230且扫描接近头1300，因此传感器1320跨越晶片1230可以提供在原处扫描整个晶片表面的。传感器1320也可以提供实时的蚀刻过程反馈。提供该实时反馈到一个控制整个工序的控制系统，将得到一个精确循环控制工序。精确循环控制工序可以允许控制系统互动地实时调整控制工序。任何多重工艺参数都可以被调节，包括磨头位置、浓度、温度、停留时间、流量、压力、化学成分、和其它工艺参数。这样就得到更精确过程控制。一个更精确的过程控制允许使用更浓缩的化学成分，其又反过来减少晶片处理时间到最小。
原处，实时控制过程也可以将变量过程应用到晶片表面，这样可以校正晶片制备过程中的不均匀处。举例来说，如果在抛光或清洁过程中，传感器可以检测基片1230的第一区域中的第一粗糙度。当接近头1300移过基片1230时，为了检测粗糙度，可以动态调整制备方法(例如，化学浓度、停留时间、温度，等)。结果，当清洁或抛光过程作用到基片1230时，可以在原处动态校正不均匀的表面粗糙度。
在一个选择的实施方式中，不需要干燥区域1352。举例来说，如果传感器1320可以通过一个液体层(例如，弯液面1350)测量表面粗糙度，例如，将化学处理药剂运用到基片1230表面。
图14是按照本发明的一个实施方式，无应力制备基片中实施的操作方法1400的流程图。在操作1410中，接收基片用于处理。
在操作1420中，平面化基片的顶面。平面化的顶面基本不含与器件有关的平面化不均匀处和与器件无关的平面化不均匀处。基片可以在无应力平面化工序中实现平面化，如附图2A-9中所描述的。换句话说，基片可以在任何合适的工序中被平面化，所述工序可以成功地平面化此顶面以基本不含与器件有关的平面化不均匀处和与器件无关的平面化不均匀处，而没有施加更多的压力到基片。
顶面也包括第一材料(例如，氧化物)和在第一材料中形成的器件结构(例如内连接、开槽等)。器件结构由第二材料构成。第二材料可以是导电材料(例如，铜、铝、钽、和它们的化合物等)。第二材料也可以是不导电材料。一个装置表面是暴露的。装置表面具有第一表面粗糙度。第一粗糙度具有平均粗糙度系数大于大约40埃。
在操作1430中，在顶端表面应用清洁工序以基本减小第一粗糙度到小于大约40埃。清洁工序可以是至少一个或多个低下力CMP工序、动态弯液面工序、终点蚀刻工序、或者冲洗和清洁工序。操作方法可以就此结束。
图15是根据本发明一个具体实施方式
，一个基片制备系统1500的结构图。基片制备系统1500包括一个平面化过程设备1510和一个无应力清洗设备1520。如上所述，平面化工序设备1510可以是任意类型的可以平面化基片1515以基本消除任何与器件有关的和与器件无关的不均匀处的平面化工序工具。在至少一个实施方式中，平面化过程设备1510可以执行如上面附图2A-9所描述的平面化过程。
无应力清洁工序工具1520可以是任何一种或多种的终点蚀刻工序工具、动态弯液面工序工具、刷盒、和低下力CMP工序工具。
结合本发明说明书，在此使用的词语“大约”表示+/-10％。举例来说，短语“大约250摄氏度”指范围为225摄氏度-275摄氏度。需要进一步理解的是，在上述任一图中的由操作表示的指令都不需要以所示的顺序操作，且所有由操作表示的工序在本发明中可不必应用。更进一步，上面任何附图所描述的工序也可以在软件中执行，所述软件储存在RAM，ROM或计算机硬盘驱动器，或微处理器控制系统中的任何一个或其组合中(例如，工序控制系统)。
尽管前面的发明为理解清楚而进行了略为详细地描述，但显然的是在随后权利要求的范围内进行某些改变和修改是可以实施的。因此，这些实施方式被认为作为说明性的而不是限制性的，并且本发明不被这里所给出的细节限制，但可以在随后权利要求范围内和等同情况下进行修改。
权利要求
1.一种清洗基片的方法，包括接收一个具有上表面的基片，上表面基本不含有与器件有关的平面化不均匀处和与器件无关的平面化不均匀处，上表面包括第一材料；和形成于第一材料中的器件结构，此器件结构具有暴露的器件表面，器件表面具有第一表面粗糙度，器件结构由第二材料形成；以及对上表面进行清洁工序。
2.如权利要求1的方法，其中器件结构在镶嵌工序中形成。
3.如权利要求1的方法，其中基本不含与器件有关的平面化不均匀处和与器件无关的平面化不均匀处的上表面包括被基本局部平面化和基本整体平面化的上表面。
4.如权利要求1的方法，其中清洁工序基本将第一表面粗糙度减少至少于大约20埃。
5.如权利要求1的方法，其中清洁工序包括动态弯液面工序。
6.如权利要求1的方法，其中清洁工序包括低下作用力CMP工序。
7.如权利要求6的方法，其中低下作用力CMP工序包括提供小于大约1psi的下压力。
8.如权利要求1的方法，其中清洁工序包括端点蚀刻工序。
9.如权利要求1的方法，其中清洁工序包括在基片表面使用刷子。
10.如权利要求9的方法，其中清洁工序更进一步包括在基片表面施用湿蚀刻化学药剂。
11.如权利要求9的方法，其中清洁工序更进一步包括应用使用动态弯液面的清洁工序。
12.如权利要求1的方法，其中清洁工序施加最小的剪切力。
13.如权利要求1的方法，其中清洁工序选择性地用于第一材料。
14.如权利要求1的方法，其中清洁工序选择性地用于第二材料。
15.一种制备基片的方法，包括接收一个基片；平面化基片的上表面以基本去除任何与器件有关的平面化不均匀处和与器件无关的平面化不均匀处，所述上表面包括第一材料和形成于第一材料中的器件结构，器件结构具有暴露的器件表面，器件表面具有第一表面粗糙度，所述器件结构由第二材料形成；并且对上表面进行清洁工序。
16.如权利要求15的方法，其中平面化基片以基本去除任何与器件有关的平面化不均匀处和与器件无关的平面化不均匀处包括基本无应力蚀刻平面化工序。
17.如权利要求15的方法，其中平面化基片以基本去除任何与器件有关的平面化不均匀处和与器件无关的平面化不均匀处包括不向基片施加应力的平面化工序，向基片施加应力将会在在基片中成型的设备或结构中导致与应力相关的损失。
18.一种制备基片系统，包括平面化工序设备；和无应力清洁工序设备。
19.如权利要求18的系统，其中无应力清洁工序包括动态弯液面工序。
20.如权利要求18的系统，其中无应力清洁工序包括清洗刷。
21.如权利要求20的方法，其中清洁工序更进一步包括在基片表面施用湿蚀刻化学药剂。
22.如权利要求20的系统，其中清洁工序更进一步包括施用动态弯液面的清洁工序。
23.如权利要求18的系统，其中无应力清洁工序包括低下作用力CMP工序。
24.如权利要求18的系统，其中无压力清洁工序施加最小剪切力。
全文摘要
一种清洗基片的方法包括接收一个基片并且在基片上表面应用无应力清洁工序。基片包括基本不含有与器件有关的平面化不均匀处和与器件无关的平面化不均匀处的上表面。此上表面也包括第一材料和形成于第一材料中的器件结构，器件结构由第二材料形成。器件结构有暴露的器件表面。器件表面具有第一表面粗糙度。也描述了无应力清洁基片的系统。
文档编号H01L21/02GK1767155SQ20051010382
公开日2006年5月3日 申请日期2005年6月28日 优先权日2004年6月28日
发明者A·D·拜利三世, S·P·罗霍卡尔, Y·金, S·麦克拉基 申请人:兰姆研究有限公司