专利名称：绝缘栅半导体器件及其制造方法
技术领域：
本发明涉及用于电功率转换器及这种半导体器件的绝缘栅半导体器件。本发明涉及该绝缘栅半导体器件的制造方法。
背景技术：
在开发显示低耗电量的电功率转换器期间，要求在电功率转换器中起重要作用的功率器件显示出低耗电量。在这些功率器件中，使用了绝缘栅双极晶体管(下文称为“IGBT”)，因为IGBT由于其电导调制效应而便于实现低导通状态压降并因为IGBT是通过控制施加于其栅极上的电压容易地驱动的。近来，槽IGBT的应用领域越来越多。槽IGBT具有槽结构，包括从晶片表面形成的槽和嵌入各自的槽中的栅电极，在该栅电极和槽壁之间插入了一层氧化薄膜。因为在槽的两侧形成沟道，与在晶片表面上具有栅电极的所谓的平面型IGBT相比，槽IGBT便于增加其沟道密度并降低其导通状态压降。
下面将参照图14说明该槽IGBT结构。图14示出垂直于其条形槽切出的传统的n沟道IGBT的横截面。
现参见图14，在由重掺杂的p型硅基片1和轻掺杂质的n型漂移层2所形成的硅晶片的表面部分中形成p型基极区3。在该p型基极区3的表面部分中，选择性地形成n+型发射极区4。从n+型发射极区4向下通过p型基极区3直到n型漂移层2形成槽。在槽中形成多晶硅栅电极6，在该栅电极6和槽壁之间插入了栅氧化薄膜5。形成中间层绝缘薄膜7使中间层绝缘薄膜7覆盖栅电极6的上部分。在中间层绝缘薄膜7上形成片状发射电极8使发射电极8同时和n+型发射极区4和p型基极区3接触。虽然有时在发射电极8上形成诸如氮化物薄膜之类的钝化薄膜和非晶硅薄膜，在图14中未示出钝化薄膜。在p型硅基片1的背面形成集电极9。
因为下面将说明IGBT操作，稍后再说明由标号11指定的区域。
首先，将对使槽IGBT进入其导通状态的操作进行说明。
当栅电极6的电压低于在发射电极8通常是接地的且将比发射电极8的电压高的电压施加至集电极9的状态中的阈值时IGBT处于截止状态。在通过栅电阻将高于阈值的电压从栅极驱动器电路施加至栅电极6时，电荷开始在栅电极6上积累。在电荷在栅电极6上积累的同时，通过栅氧化薄膜5面向栅电极6的那部分p型基极区3被转换成n型，从而形成沟道区。当形成沟道区时，电子通过n+型发射极区4和p型基极区3从发射电极8注入n型漂移层2。注入的电子使p型硅基片1和n型漂移层2正向偏压且空穴从集电极9注入，导致IGBT的导通状态。在发射电极8和集电极9之间引起的压降为导通状态压降。
为了使IGBT从导通状态到截止状态，通过将发射电极8和栅电极6之间的电压设定成低于阈值，将栅电极6上积累的电荷通过栅电阻放电至栅极驱动器电路。当栅电极6上积累的电荷放电时，转化成n型的沟道区重新变成p型。因为沟道区消失，电子供给停止。因为空穴供给也停止了，累积在n型漂移层2中的电子和空穴分别射入集电极9和发射电极8，或由于电子和空穴的复合电流消失，使IGBT进入其截止状态。
提出了各种改进措施来进一步减少槽IGBT的导通状态压降。下列专利文件1中所公开的注入增强的栅双极晶体管(下文称为“IEGT”)促使显示出与二极管的导通状态压降接近的主要属性。IEGT用绝缘薄膜覆盖n+型发射极区和p型基极区的部分表面使被覆盖的区域和发射电极相互不接触。虽然IEGT的操作基本上与槽IGBT的相同，在其中的n+型发射极区和p型基极区不接触发射电极的那部分中，在p型基极区下方的空穴很难射入发射电极。那些很难射入发射电极的空穴累积起来，且n型漂移层中的载流子浓度分布变得接近二极管中的载流子浓度分布。因此，IEGT帮助使其导通状态压降低于通常的槽IGBT的导通状态压降。然而，除了低导通状态压降之外，还需要功率器件显示出高速开关性能。因此，提高功率器件的高速开关性能也很重要。在槽IGBT和IEGT中，栅电极和发射电极之间引起大电容，因为在槽IGBT和IEGT中形成很高密度的槽结构。
如以上结合图14所示的IGBT的操作所述，在从导通操作转换到截止操作时，或从截止操作转换到导通操作时，需要对栅电极和发射电极之间的电容充电和放电。当栅电极和发射电极之间的电容大时，用于充电和放电的周期加长了，使得损耗增加。功率器件中所引起的损耗包括由导通状态压降所确定的稳态损耗和由导通截止操作引起的开关损耗。因此，减少引起开关损耗的栅电极和发射电极之间的电容很重要。下列专利文件2中公开了一个与图14所示的结构相似的结构。现在参照图14来说明在专利文件2中所公开的结构。通过设置一个用绝缘薄膜7覆盖的且不接触发射电极8的区域11，很难射入发射电极8的空穴积累在区域11中使得n型漂移层中的载流子浓度分布可以接近二极管中的载流子浓度分布。另外，因为在区域11中不形成任何用绝缘薄膜7覆盖的且不为控制电极工作的槽栅极结构，栅电极和发射电极之间的电容减小，充电周期和放电周期缩短，且开关损耗减少(比较专利文件2)。
JP P Hei.5(1993)-243561 A(图101)[专利文件2]JP P 2001-308327 A(图1)然而，专利文件2中所公开的结构包括浮动台面区11。如非专利文件1中所述(M.Yamaguchi等人，“IEGT Design Criterion for Reducing EMI Noise”，在Proc.ISPSD’2004，pp.115-119，(2004)中)通常在专利文件1和2所公开的结构上，还有存在着改善专利文件1和2中所公开的结构的导通属性的空间。因此，有必要改进IGBT的导通属性。
图14中所示的结构基本上很难获得高的击穿电压。因为槽以不等的间隔设置，电场分布不均匀且易于局部化于槽栅极的底部。
因此，希望提供一种便于将槽IGBT的导通状态压降抑制在和IEGT的导通状态压降一样低，减少开关损耗、减少总损耗、改善导通属性并获得高击穿电压的绝缘栅半导体器件。
发明内容
根据所附权利要求1的主题，提供了一种绝缘栅半导体器件，包括第一导电类型的第一半导体层；在所述第一半导体层上的第二导电类型的第二半导体层；在所述第二半导体层上的表面部分中形成的条形槽；在槽之间的第一导电类型的第三半导体区，在槽的纵向上选择性地形成所述第三半导体区；选择性地在所述第三半导体区的一个或多个表面部分中形成的第二导电类型的一个或多个第四半导体区；在所述槽中栅电极，具有在所述栅电极和所述槽之间之间插入的一层绝缘薄膜；与所述第三半导体区和所述第四半导体区接触的发射电极；和与所述第一半导体层接触的集电极。
根据所附权利要求2的主题，在相邻的第三半导体区之间用绝缘层覆盖在相邻槽之间延伸的所述第二半导体层的延伸部分。
根据所附权利要求3的主题，所述第三半导体区和所述第四半导体区的表面面积之和与所述第一半导体层的表面面积的比小于等于80％并且大于等于10％。
根据所附权利要求4的主题，所述第三半导体区和所述第四半导体区通过所述发射电极的公共部分相互电连接。
根据所附权利要求5的主题，槽以相同间隔设置且夹在槽之间的区域的宽度满足下列条件W＜0.186V1/2，其中，V表示绝缘栅半导体器件的额定电压。
根据所附权利要求6的主题，所述第三半导体区与所述槽对角地排列以形成棋盘形图案。
根据所附权利要求7的主题，提供了一种制造绝缘栅半导体器件的方法，所述方法包括以下步骤从第一导电类型的第一半导体层上所形成的第二导电类型的第二半导体层的表面形成槽；在所述槽中形成绝缘层并在所述槽中形成栅电极，绝缘层插在它们之间；并用杂质扩散选择性地形成第三半导体区和第四半导体区使所述第三半导体区和所述第四半导体区的扩散层不越过所述槽。
根据本发明，获得一种帮助将槽IGBT的导通状态压降抑制得和IEGT的导通状态压降一样低，减少开关损耗，减少总损耗并获得高击穿电压的绝缘栅半导体器件。
图1为根据本发明的第一实施例的n沟道IGBT的透视图。
图2为沿图1的线段A-A的横截面视图。
图3为沿图1的线段B-B的横截面视图。
图4为沿图1的线段C-C的横截面视图。
图5(a)为示出形成槽的步骤的横截面视图。
图5(b)为示出在槽壁上形成栅氧化薄膜的步骤的横截面视图。
图5(c)为示出在各自的槽中形成栅电极的步骤的横截面视图。
图6(a)为示出注入硼离子的步骤的横截面视图。
图6(b)为示出形成p型基极区的步骤的横截面视图。
图6(c)为示出形成n+型发射极区的步骤的横截面视图。
图7(a)为示出形成中间层绝缘薄膜的步骤的横截面视图。
图7(b)为示出形成发射电极的步骤的横截面视图。
图8为根据本发明的第二实施例的n沟道IGBT的透视图。
图9为沿图8的线段D-D的横截面视图。
图10为沿图8的线段E-E的横截面视图。
图11为示出由图1中所示的结构中台面的宽度变化引起的并由器件模拟技术估计的属性变化的曲线。
图12为将施加的0.6V电压下的台面区电阻率与耗尽层宽度相关联的计算曲线。
图13为将最大台面宽度与击穿电压等级的平方根相关联的线。
图14为传统的n沟道槽IGBT的横截面视图。
具体实施例方式
为了解决上述问题，提供的垂直IGBT的表面结构具有下列三个具体特征。
根据用于改善导通属性的本发明的第一个具体特征，通过将夹在槽之间的台面区连接至发射电极来固定台面区电位使该台面区不浮动(在本发明的下列实施例中，台面区与槽之间的p型基极区或与槽之间延伸的n型漂移层的延伸部分相对应)。如非专利文件1所述，在导通过程中浮动台面区电位改变栅极电位，使IGBT的导通操作不稳定并损害IGBT的可控制性。因此，通过去除浮动区基本上改善了导通属性。如果简单地去除浮动区，该结构会变回通常的槽IGBT，失去了IE效果且提高了导通状态压降。因此，浮动区去除技术不能单独使用。必需将浮动区去除与附加的方法一起使用，以不失去IE效果。
根据本发明的第二个具体特征，减少开关损耗，同时将槽IGBT的导通状态压降保持得与IEGT的导通状态压降一样低且通过将p型基极区分布在槽之间的台面区中并通过为台面区中分布的p型基极区提供发射极结构以不失去IE效果。因为栅电极面向发射极结构的区域减少了，栅电极和发射电极之间的电容就减少了。
如果p型基极区分布在台面区中并将为分布的p型基极区提供发射极结构与去除浮动区简单地结合，电场分布在p型基极区之间和槽栅极底部变得不均匀，损害了器件的击穿电压和槽栅极的稳定性。因此，最好也使电场分布均匀。
根据本发明的第三个具体特征，通过合适地以有点窄的间隔设置槽栅极结构来缓解在槽栅极的底部的电场局部化。即，使槽之间的台面区域宽度变窄使得可以通过施加几伏的电压容易地耗尽延伸到槽之间的台面区中的n型漂移层的延伸部分。通过以有点窄的间隔合适地设置槽栅极结构，使得在器件的截止状态中器件表面附近的电场分布均匀，特别是减少了栅电极和集电极之间的电容。
第一实施例图1为根据本发明的第一实施例的n沟道IGBT的剖视图。图1中示出与根据第一实施例的n沟道IGBT的条形槽栅极垂直的横截面。图2为沿图1的线段A-A的横截面视图。图3为沿图1的线段B-B的横截面视图。图4为沿图1的线段C-C的横截面视图。图1-图4示出根据第一实施例的n沟道IGBT的有源区。虽然边缘终端包括保护环、场电极、RESURF结构且该装置设置在半导体芯片的周围区域，该边缘终端未在示出本发明的实施例的附图中示出。
现参见这些附图，选择性地在由重掺杂的p型硅基片1和轻掺杂的n型漂移层2形成的硅晶片的表面部分中形成p型基极区3。在p型基极区3的表面部分中，选择性地形成n+型发射极区4。在根据第一实施例的IGBT中，分布p型基极区3，使得p型基极区3和轻掺杂的n型漂移层2的延伸部分在槽的纵向方向上交替地曝露于台面表面。在与槽垂直的方向上，也交替地设置p型基极区3和n型漂移层2的延伸部分，在p型基极区3和n型漂移层2的延伸部分之间插有槽。在整个有源区上，p型基极区3成棋盘形图案。通过以成棋盘形图案设置p型基极区3，均匀地设置了p型基极区3。通过均匀地设置p型基极区3，电场均匀地分布并最好地防止器件的击穿电压降低。为控制电极工作的多晶硅电极6在槽中，栅氧化薄膜5插在栅电极6和槽壁之间。在栅电极6上和延伸至p型基极区3之间的台面表面的n型漂移层2的延伸部分上形成中间层绝缘薄膜7。在中间层绝缘薄膜7上形成发射电极8使发射电极8同时和n+型发射极区4和p型基极区3接触。有时，在发射电极8上形成诸如氮化物薄膜和聚酰亚胺薄膜之类的未示出的钝化薄膜。在p型硅基片的背面形成集电极9。
因为p型基极区3分布在槽之间，p型基极区3在图3中所示的槽的纵向方向上横向扩散。因为只在槽的侧壁上形成n+型发射极区4，n+型发射极区4不出现在图3所示的B-B横截面中而出现在图4所示的C-C横截面中。发射电极8在发射极接触件10中同时与n+型发射极区4和p型基极区3接触。
下面将参照图5(a)至7(b)说明用于制造显示1200V等级的击穿电压并具有上述结构的IGBT的步骤。图5(a)至7(b)为沿图1的线段A-A的横截面视图。
首先，准备电阻率为60-80Ωcm的硅晶片。通过用各向异性的蚀刻技术(比较图5(a))将硅晶片蚀刻约5μm深来形成槽。通过槽中的热氧化形成厚度约为100nm的栅氧化薄膜5(比较图5(b))。然后，用CVD方法沉积多晶硅以在槽中形成栅电极6(比较图5(c))。在形成上述槽栅极后，用光刻胶薄膜12注入硼离子13来形成分布的p型基极扩散层3(比较图6(a)).为了将p型基极扩散层3的结深度设定在4μm左右，通过在约1100℃的高温几个小时的驱动来扩散注入的硼原子。因为已形成了槽栅极，栅氧化薄膜防止越过槽栅极引起杂质扩散。因此，p型基极扩散层3仅与槽相平行地横向扩散(在槽的纵向上)。槽之间没有注入硼离子的区域维持n型(比较图6(b))。然后，一次去除光刻胶12。用光刻胶14注入砷离子15。然后，通过在约1000℃退火来形成发射极区4(比较图6(c))。然后，去除光刻胶14并通过CVD法沉积SiO2以形成约1μm厚的中间层绝缘薄膜(比较图7(a))。然后，用光刻胶图形通过中间层薄膜7形成接触件并通过沉积Al和这样的电极材料来形成发射电极8(比较图7(b))。
第二实施例图8为根据本发明的n沟道IGBT的剖视图。图8中示出与根据第二实施例的n沟道IGBT的条形槽栅极垂直的横截面。图9为沿图8的线段D-D的横截面视图。图10为沿图8的线段E-E的横截面视图。图8-10示出根据第二实施例的n沟道IGBT的有源区域。
现参见这些附图，根据第二实施例的n沟道IGBT与根据第一实施例的n沟道IGBT的不同之处在于n+型发射极区4的形状和发射电极8的接触件。在根据第一实施例的IGBT中，n+型发射极区4沿着槽侧壁局部地设置。在根据第二实施例的IGBT中，n+型发射极区4在p型基极区3中形成并在相邻槽之间延伸。形成的发射极槽通过n+型发射极区4并在该发射极槽中形成发射极接触件16使得发射电极8同时与发射极槽中的n+型发射极区4和p型基极区3接触。虽然发射极接触件16的发射极槽的形成导致根据第二实施例的制造步骤比根据第一实施例的制造步骤多，但安全并容易地实现了电接触。
第三实施例图11为示出由图1中所示的结构中台面的宽度变化引起的并由器件模拟技术估计的属性变化的曲线。在图11中，水平轴表示发射极区与集电极区的面积比而垂直轴表示在室温下且电流密度为120A/cm2时的导通状态压降。在图1中，发射极面积为p型基极区3的总面积(包括n+型发射极区4的面积)。如图11中清楚显示，导通状态压降随发射极面积比的下降而下降。现在认为导通状态压降高于2.5V的IGBT不适合用于通常的马达驱动器电路中的低损耗开关，因为导通状态压降高于2.5V引起大损耗。从上述观点来看，发射极面积比最好小于等于80％。当发射极面积比小于10％时，会损害器件的击穿经受能力。以与结合根据第三实施例的IGBT说明的相同的方式，施加至通常马达驱动器电路的IGBT的额定电流密度为100至150A/cm2。虽然在根据第三实施例的估计中将额定电流密度设定在120A/cm2，此电流密度为在集电极的电流密度。当发射极面积比为10％时，在发射电极处的电流密度达到1200A/cm2。通常，IGBT需要在是额定电流密度的两倍的电流密度时操作。当IGBT在是额定电流密度的两倍的电流密度操作时，在发射电极一边的电流密度为2400A/cm2。当在发射电极一边的电流密度高达2400A/cm2时，容易引起其中有寄生晶闸管工作的称为“闭锁”的器件的击穿。因此，为了确保一定的闭锁击穿经受能力，理想的发射极面积比至少大于等于10％。
下面将调查槽之间的台面区宽度与属性之间的关系。在根据本发明的IGBT结构中，由于由台面区的耗尽所实现的均匀的电场分布，获得一个高击穿电压。即，为了获得高击穿电压，需要防止任何耗尽层进入夹在槽之间的台面区。也就是说，需要用轻微电位耗尽台面区。图12为将施加的0.6V电压下的台面区电阻率与耗尽层宽度相关联的计算曲线。当将某电位施加至某电阻ρ时通过下列等式(1)从理论上估算在单侧的突变结耗尽层宽度W。
W＝((2εs/qρ)·(-2kT/q))1/2…(1)当采用由等式(1)表达的关系时，使用了结合根据第一实施例的IGBT所述的当基片电阻率为60-80Ωcm时结电位为0.6V时的耗尽层宽度是从3.2至3.7μm。因为在台面区两个侧面的上的栅电极都夹着台面区，耗尽层从台面区的两个侧面扩张。因此，如果台面区的宽度为从6.4至7.4μm，则可以用和pn结电位一样低的电压耗尽台面区。在将IGBT用于从600V至3300V的击穿电压等级的情况下，常常用等式r＝V/20将硅晶片的电阻值r与击穿电压等级V相关联。当在室温下应用由等式(1)表达的关系时，获得将最大台面宽度与击穿电压等级的平方根相关联的图13.图13中所述的关系由关系式W＜0.186V1/2表示。为了获得高击穿电压，最好将台面设置在满足上述关系式的范围内。
结合由重掺杂的p型硅基片1和轻掺杂的n型漂移层2所形成的硅晶片对根据本发明的实施例的IGBT进行了说明。另选地，采用n型FZ晶片也没有问题。用下列方法制造使用n型FZ晶片的槽IGBT。在n型FZ晶片的一个主表面形成槽MOS结构。然后，通过从其另一主表面化学机械抛光(CMP)来抛光在其中形成的具有槽MOS结构的n型FZ晶片。最后，通过从抛光的主表面注入p型掺杂物来形成p型集电极层。
权利要求
1.一种绝缘栅半导体器件，其特征在于，包括第一导电类型的第一半导体层；在所述第一半导体层上的第二导电类型的第二半导体层；在所述第二半导体层上的表面部分中形成的条形槽；在槽之间的第一导电类型的第三半导体区，所述第三半导体区在槽的纵向上选择性地形成；选择性地在所述第三半导体区的一个或多个表面部分中形成的第二导电类型的一个或多个第四半导体区；在所述槽中栅电极，在所述栅电极和所述槽之间插入了一层绝缘薄膜；与所述第三半导体区和所述第四半导体区接触的发射电极；和与所述第一半导体层接触的集电极。
2.如权利要求1所述的绝缘栅半导体器件，其特征在于，用在相邻的第三半导体区之间的绝缘层覆盖在相邻槽之间延伸的所述第二半导体层的延伸部分。
3.如权利要求1或2所述的绝缘栅半导体器件，其特征在于，所述第三半导体区和所述第四半导体区的表面面积之和与所述第一半导体层的表面面积的比小于等于80％并且大于等于10％。
4.如权利要求1-3中任一所述的绝缘栅半导体器件，其特征在于，所述第三半导体区和所述第四半导体区通过所述发射电极的公共部分相互电连接。
5.如权利要求1-4中任一所述的绝缘栅半导体器件，其特征在于，槽以相同间隔设置且夹在槽之间的区域的宽度满足下列条件W＜0.186V1/2，其中，V表示绝缘栅半导体器件的额定电压。
6.如权利要求1-5中任一所述的绝缘栅半导体器件，其特征在于，所述第三半导体区与所述槽对角地排列以形成棋盘形图案。
7.一种制造绝缘栅半导体器件的方法，其特征在于，包括以下步骤从第一导电类型的第一半导体层上所形成的第二导电类型的第二半导体层的表面形成槽；在所述槽中形成绝缘层并在所述槽中形成栅电极，绝缘层插在它们之间；并用杂质扩散选择性地形成第三半导体区和第四半导体区使所述第三半导体区和所述第四半导体区的扩散层不越过所述槽。
全文摘要
根据本发明的槽MOSFET包括槽之间的台面区，该台面区与发射电极相连以固定台面区电位使得台面区不会引起任何浮动结构；分布在台面区内的p型基极区；和设有发射极结构的分布的p型基极区(台面区内的限定区域)。根据本发明的槽MOSFET有利于在将槽IGBT的导通状态压降抑制得和IEGT的导通状态压降一样低的同时降低开关损耗，减少总损耗，并提高其导通属性。根据本发明的槽MOSFET还有利于减少栅极与其发射极之间的电容，因为减少了栅电极面向发射极结构的区域。以有点窄的间隔设置槽栅极结构的根据本发明的槽MOSFET有利于缓解在槽的底部的电场局部化并获得高击穿电压。根据本发明的槽MOSFET使槽之间的台面区宽度变窄使得可以通过施加约几伏的电压容易地耗尽延伸到槽之间的台面区中的n型层的延伸部分。
文档编号H01L21/02GK1812121SQ20051010368
公开日2006年8月2日 申请日期2005年9月9日 优先权日2005年1月27日
发明者大月正人 申请人:富士电机电子设备技术株式会社