专利名称：一种形成双应力层的方法
技术领域：
本发明涉及半导体集成电路的制造领域，尤其涉及ー种形成双应カ层的方法。
背景技术：
在半导体集成电路制造エ艺中，应变娃技术(Strain silicon)集成エ艺在45纳米节点已经得到大范围的应用。应变娃技术(Strain silicon)是指在掺杂区域上形成可在衬底上产生应力的应カ层，该应力层的应用能够增加源漏极中载流子的迁移率，其中，沿沟道方向的压应カ可以提高空穴的迁移率，而沿沟道方向的拉应カ可以提高电子的迁移率。为了对沟道内的载流子迁移率有明显的改进，该引入应カ的材料层通常形成于接近沟道的表面，如在CMOS器件上直接形成具有应カ的氮化硅蚀刻阻挡层来实现对沟道内的载流子迁移率的提升，具体的在NMOS的N型沟道表面形成拉应カSiN层，在PMOS的P型沟道表面形成压应カSiN层。然而，在传统的双应カ氮化硅阻挡层的エ艺中，不同应カSiN薄膜的交叠区域的处理是ー个难点，且很容易因为该交叠区域而造成良率的损失。图1-5为本发明背景技术中传统双应力氮化硅阻挡层的エ艺流程结构示意图；如图1-5所示，首先，在具有P/NM0S区域的半导体结构I上沉积高压应カ(highcompressive)氮化娃(SiN)层11,曝光、显影后形成覆盖在PMOS区域上的光阻12,并以光阻12为掩膜刻蚀去除覆盖在NMOS区域上高压应カ氮化硅层，去除光阻12后，形成只覆盖PMOS区域上的剩余高压应カ氮化娃层111。然后,淀积高拉应カ(high tensile)氮化娃层13覆盖剩余高压应カ氮化硅层111和暴露的NMOS区域的上表面，曝光、显影后形成覆盖在NMOS区域上的光阻14，并以光阻14为掩膜刻蚀去除覆盖在PMOS区域上高拉应カ氮化硅层，去除光阻14后，形成只覆盖NMOS区域上的剩余高拉应カ氮化硅层131，并在剩余高压应カ氮化硅层111和剰余高拉应カ氮化硅层131的交叠区域15处形成不规则的缺陷，从而造成产品良率的降低。目前对于交叠区域15的问题，主要通过干法刻蚀エ艺的调整或者在版图设计时候加以考量以尽量减少对良率的影响，但均増加了エ艺控制的难度，易产生エ艺缺陷。因此急需找到一种和传统エ艺兼容，并且不产生エ艺缺陷的エ艺方法。
发明内容
本发明公开了ー种形成双应カ层的方法，其中，包括以下步骤
步骤SI :沉积高压应カ层覆盖一具有PMOS和NMOS区域的半导体结构的上表面；
步骤S2 :刻蚀去除覆盖在NMOS区域上的高压应カ层后，沉积高拉应カ层覆盖剰余高压应カ层和所述半导体结构暴露部分的上表面；
步骤S3 :采用光刻エ艺，形成覆盖在NMOS区域上的第二光阻，并以所述第二光阻为掩膜刻蚀去除部分覆盖在PMOS区域上的高拉应カ层后，继续采用远端等离子化学刻蚀エ艺去除覆盖在PMOS区域上剰余的高拉应カ层和交叠区域中的高拉应カ层，去除第二光阻。
上述的形成双应カ层的方法，其中，还包括步骤S2采用光刻エ艺形成覆盖在PMOS区域上的第一光阻，并以所述第一光阻为掩膜刻蚀去除覆盖在NMOS区域上的高压应カ层，并去除第一光阻。上述的形成双应カ层的方法，其中，步骤S2中采用干法刻蚀去除覆盖在NMOS区域上的高压应カ层。上述的形成双应カ层的方法，其中，步骤S3中采用干法刻蚀去除部分覆盖在PMOS区域上的高拉应カ层。上述的形成双应カ层的方法，其中，所述高拉应カ层和所述高压应カ层的材质均为氮化硅。 上述的形成双应カ层的方法，其中，采用nh3、h2、nf3等气体进行远端等离子化学刻蚀エ艺。上述的形成双应カ层的方法，其中，进行远端等离子化学刻蚀エ艺时，通过控制刻 蚀时间来控制交叠区域中的高压应カ氮化硅层。上述的形成双应カ层的方法，其中，所述光刻エ艺包括旋涂光刻胶，曝光、显影后，去除多余光刻胶，形成光阻。上述的形成双应カ层的方法，其中，所述交叠区域为高压应カ层与高拉应カ层的交叠部分。上述的形成双应カ层的方法，其中，所述半导体结构包括设置有PMOS和NMOS区域的衬底，且所述PMOS和NMOS区域上均设置有侧墙和栅极结构，一浅沟隔离槽嵌入部分所述衬底内。综上所述，由于采用了上述技术方案，本发明提出ー种形成双应カ层的方法，通过干法刻蚀先将PMOS区域上方的高拉应カ部分去除后，然后采用远端等离子体化学蚀刻的エ艺去除剰余PMOS上的高拉应カ层，由于远端等离子体化学蚀刻エ艺可对高拉应カ氮化硅的侧面进行蚀刻，并通过控制蚀刻时间来控制高拉应カ氮化硅侧面的蚀刻量，进而避免高拉应カ层和高压应カ层交叠区域的产生。
图1-5为本发明背景技术中传统双应力氮化硅阻挡层的エ艺流程结构示意 图6-13是本发明形成双应カ层的方法的エ艺流程结构示意 图14是本发明形成双应カ层的方法的エ艺流程图。
具体实施例方式 下面结合附图对本发明的具体实施方式
作进ー步的说明
图6-13是本发明形成双应カ层的方法的エ艺流程结构示意图，图14是本发明形成双应カ层的方法的エ艺流程图；如图6-14所示，ー种形成双应カ层的方法(A method toformulate the dual stress layer),包括以下步骤
首先，在具有PMOS和NMOS区域的半导体结构2上沉积高压应カ层(HighCompressive) 24，该高压应カ层24覆盖半导体结构2的上表面；其中，半导体结构2包括设置有NMOS和PMOS区域的衬底20，浅沟隔离槽23位于NMOS与PMOS区域之间嵌入部分衬底20内，以隔离NMOS和PMOS区域，NMOS和PMOS区域上均设置有侧墙21和栅极22，高压应カ层24覆盖侧墙21、栅极22、浅沟隔离槽23和暴露的衬底20的上表面。其次，旋涂光刻胶覆盖高压应カ层24的上表面，曝光、显影后，去除剩余光刻胶，形成覆盖在PMOS区域上的第一光阻25，以该第一光阻25为掩膜，采用干法刻蚀(dry etch)エ艺，刻蚀去除覆盖在NMOS区域上的高压应カ层后，去除第一光阻25，形成覆盖在PMOS区域上的剩余高压应カ层241。之后，沉积高拉应カ层(High Tensile) 26，以覆盖剩余高压应カ层241和暴露的半导体结构2的上表面；旋涂光刻胶(photo)，覆盖高拉应カ层26的上表面，曝光、显影后，去除多余的光刻胶，形成覆盖NMOS区域的第二光阻27，并以第二光阻27为掩膜，采用干法刻蚀エ艺，部分刻蚀去除覆盖在PMOS区域上的高拉应カ层后，继续采用NH3、H2、NF3等气体进行远端等离子化学刻蚀エ艺29，以去除剰余覆盖在PMOS区域上的高拉应カ层261，去除第二光阻27后继续后续工艺；由干，进行远端等离子化学刻蚀エ艺(Siconi etch) 28时能对高拉应カ层的侧面进行刻蚀，并通过控制刻蚀时间能有效去除高压应カ层与高拉应カ层的交叠区域28中的高拉应カ层，从而在该エ艺结束后制备的双应カ层(dual stresslayer) 30上能有效的避免交叠区域28的出现。其中，高压应カ层24和高拉应カ层26的材质均为氮化硅(SiN)。综上所述，由于采用了上述技术方案，本发明提出ー种形成双应カ层的方法，通过干法刻蚀先将PMOS区域上方的高拉应カ部分去除后，然后采用远端等离子体化学蚀刻的エ艺去除剰余PMOS上的高拉应カ层，由于远端等离子体化学蚀刻エ艺可对高拉应カ氮化硅的侧面进行蚀刻，并通过控制蚀刻时间来控制高拉应カ氮化硅侧面的蚀刻量，避免高拉应カ层和高压应カ层交叠区域(不规则缺陷)的产生，进而增大产品的良率，且由于采用的都是现有エ艺手段，从而能在不产生エ艺缺陷的情况下，实现与传统エ艺兼。通过说明和附图，给出了具体实施方式
的特定结构的典型实施例，基于本发明精ネ申，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为 局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
权利要求
1.ー种形成双应カ层的方法，其特征在于，包括以下步骤 步骤SI :沉积高压应カ层覆盖一具有PMOS和NMOS区域的半导体结构的上表面； 步骤S2 :刻蚀去除覆盖在NMOS区域上的高压应カ层后，沉积高拉应カ层覆盖剰余高压应カ层和所述半导体结构暴露部分的上表面； 步骤S3 :采用光刻エ艺，形成覆盖在NMOS区域上的第二光阻，并以所述第二光阻为掩膜刻蚀去除部分覆盖在PMOS区域上的高拉应カ层后，继续采用远端等离子化学刻蚀エ艺去除覆盖在PMOS区域上剰余的高拉应カ层和交叠区域中的高拉应カ层，去除第二光阻。
2.根据权利要求I所述的形成双应カ层的方法，其特征在于，还包括步骤S2采用光刻エ艺形成覆盖在PMOS区域上的第一光阻，并以所述第一光阻为掩膜刻蚀去除覆盖在NMOS区域上的高压应カ层，并去除第一光阻。
3.根据权利要求2所述的形成双应カ层的方法，其特征在于，步骤S2中采用干法刻蚀去除覆盖在NMOS区域上的高压应カ层。
4.根据权利要求3所述的形成双应カ层的方法，其特征在于，步骤S3中采用干法刻蚀去除部分覆盖在PMOS区域上的高拉应カ层。
5.根据权利要求4所述的形成双应カ层的方法，其特征在干，所述高拉应カ层和所述高压应カ层的材质均为氮化硅。
6.根据权利要求1-5中任意一项所述的形成双应カ层的方法，其特征在于，采用NH3、h2、NF3气体进行远端等离子化学刻蚀エ艺。
7.根据权利要求6所述的形成双应カ层的方法，其特征在干，进行远端等离子化学刻蚀エ艺时，通过控制刻蚀时间来控制交叠区域中的高压应カ氮化硅层。
8.根据权利要求7所述的形成双应カ层的方法，其特征在于，所述光刻エ艺包括旋涂光刻胶，曝光、显影后，去除多余光刻胶，形成光阻。
9.根据权利要求8所述的形成双应カ层的方法，其特征在于，所述交叠区域为高压应カ层与高拉应カ层的交叠部分。
10.根据权利要求9所述的形成双应カ层的方法，其特征在于，所述半导体结构包括设置有PMOS和NMOS区域的衬底，且所述PMOS和NMOS区域上均设置有侧墙和栅极结构，一浅沟隔离槽嵌入部分所述衬底内。
全文摘要
本发明涉及半导体制造领域，尤其涉及一种形成双应力层的方法。本发明提出一种形成双应力层的方法，通过干法刻蚀先将PMOS区域上方的高拉应力部分去除后，然后采用远端等离子体化学蚀刻的工艺去除剩余PMOS上的高拉应力层，由于远端等离子体化学蚀刻工艺可对高拉应力氮化硅的侧面进行蚀刻，并通过控制蚀刻时间来控制高拉应力氮化硅侧面的蚀刻量，进而避免高拉应力层和高压应力层交叠区域的产生。
文档编号H01L21/8238GK102683285SQ201210136018
公开日2012年9月19日 申请日期2012年5月4日 优先权日2012年5月4日
发明者徐强 申请人:上海华力微电子有限公司