专利名称：双层隔离混合晶向积累型纳米线mosfet的制作方法
技术领域：
本发明涉及半导体场效应晶体管技术领域，尤其涉及ー种双层隔离混合晶向积累型半导体纳米线MOSFET。
背景技术：
通过缩小晶体管的尺寸来提高芯片的工作速度和集成度、减小芯片功耗密度一直是微电子エ业发展所追求的目标。在过去的四十年里，微电子エ业发展一直遵循着摩尔定律。当前，场效应晶体管的物理栅长已接近20nm，栅介质也仅有几个氧原子层厚，通过缩小传统场效应晶体管的尺寸来提高性能已面临一些困难，这主要是因为小尺寸下短沟道效应和棚极漏电流使晶体管的开关性能变坏。
纳米线场效应晶体管(NWFET，Nanowire MOSFET)有望解决这ー问题。一方面，小的沟道厚度和宽度使NWFET的栅极更接近于沟道的各个部分，有助于晶体管栅极调制能力的增强，而且它们大多采用围栅结构，栅极从多个方向对沟道进行调制，能够进一歩增强调制能力，改善亚阈值特性。因此，NWFET可以很好地抑制短沟道效应，使晶体管尺寸得以进ー步缩小。另ー方面，NWFET利用自身的细沟道和围栅结构改善栅极调制力和抑制短沟道效应，缓解了减薄栅介质厚度的要求，有望减小栅极漏电流。此外，纳米线沟道可以不掺杂，減少了沟道内杂质离散分布和库仑散射。对于ー维纳米线沟道，由于量子限制效应，沟道内载流子远离表面分布，故载流子输运受表面散射和沟道横向电场影响小，可以获得较高的迁移率。基于以上优势，NWFET越来越受到科研人员的关注。由于Si材料和エ艺在半导体エ业中占有主流地位，与其他材料相比，硅纳米线场效应晶体管(SiNWFET)的制作更容易与当前エ艺兼容。NWFET的关键エ艺是纳米线的制作，可分为自上而下和自下而上两种エ艺路线。对于Si纳米线的制作，前者主要利用光刻(光学光刻或电子束光刻)和刻蚀(ICP、RIE亥|J蚀或湿法腐蚀)エ艺，后者主要基于金属催化的气-液-固(VLS)生长机制，生长过程中以催化剂颗粒作为成核点。目前，自下而上的エ艺路线制备的硅纳米线由于其随机性而不太适合SiNWFET的制备，因此目前的硅纳米线场效应晶体管中的SiNW主要是通过自上而下的エ艺路线制备。同时，现有的纳米线场效应晶体管也有其自身的缺陷。美国专利US20110254099A1、US20110254013A1、US20110254100A1 分别公开了一种混合材料积累型圆柱体全包围栅CMOS场效应晶体管、混合晶向积累型全包围栅CMOS场效应晶体管和混合材料积累型全包围棚CMOS场效应晶体管的结构不意图。但这ニ种专利中的NMOS和PMOS共用同一栅极层，只能实现钳位式的CMOS结构，而无法实现NMOS和PMOS分离结构，而实际CMOS电路中具有大量NMOS和PMOS分离结构；并且，NMOS和PMOS共用同一栅极层，无法针对NMOS和PMOS分别进行栅极功函数调节和栅极电阻率调节；此外，在エ艺也上很难实现针对NMOS和PMOS分别进行源漏离子注入。针对上述情况，有关技术人员提出了ー种上下双层结构的纳米线场效应晶体管，但不能完全的解决上述问题。
低温键合技术基本流程如下包括硅片常规清洗、化学或等离子体活化处理、亲水处理、室温贴合和低温退火(< 400C)。最核心的问题是降低退火温度后键合强度能否得到保证。硅片表面总存在氧化层，有些处于表面的ニ氧化硅分子中硅氧共价键会断裂，使硅原子形成悬挂键。悬挂的硅原子显正电性，可看作硅表面ー层电荷层。经过亲水处理时，硅表面吸附OH-团形成硅醇键。两片形成硅醇键的硅片靠近吋，硅醇键、水分子与硅醇键之间会形成氢键相互吸引。这就是键合的贴合时期。硅片界面存在的是(Si-OH)和水分子。在温度升高时，硅醇键向硅氧键转化。此反应为可逆反应，温度越高，反应方向越向右边进行。这就是为什么高温退火可以增强键合强度。低温退火就是要求在较低的温度下，反应能较充分地向右边进行。这就有以下两个要求(I)硅片表面要尽量多形成硅醇键，使硅片在贴合时结合紧密并有足够的反应物；(2)低温退火时间要长，以利于水分子逃逸和扩散，使反应不断向正方向进行。对于以上的第二点，延长退火时间即可。而第一点，要求硅片在亲水处理前有尽量多的悬挂键，以便吸附大量的(OH)团。以氧等离子体激活方法为例，它可以 在氧化层表面有如下反应
& ( +0+ >(S)+ I < 2,
从而达到形成大量的硅悬挂键的目的，这是低温退火能增强键合界面強度的主要原因。
发明内容
鉴于上述的现有技术中的问题，本发明所要解决的技术问题是现有的技术缺乏安全有效的结构。本发明提供的ー种双层隔离混合晶向积累型半导体纳米线M0SFET，包括依次形成在半导体衬底上的第一 MOSFET、隔离介质层和第二 M0SFET，所述第一 MOSFET包括第一源极区、第一漏极区、第一栅极区、横向贯穿于所述第一栅极区并设置在所述第一源极区与所述第一漏极区之间的第一半导体纳米线和环包设置在所述第一半导体纳米线外侧并介于第一半导体纳米线与第一栅极区之间的第一栅氧化层，所述第二 MOSFET包括第二源极区、第二漏极区以及第ニ栅极区、横向贯穿于所述第二栅极区并设置在所述第二源极区与所述第二漏极区之间的第二半导体纳米线和环包设置在所述第二半导体纳米线外侧并介于所述第二半导体纳米线与所述第二栅极区之间的第二栅氧化层，所述第一源极区、第一漏极区和第二源极区、第二漏极区的杂质掺杂类型分别与第一 MOSFET和第二 MOSFET的沟道杂质的掺杂类型相同，所述第一源极区、第一漏极区和第二源极区、第二漏极区分别与第一MOSFET和第二 MOSFET的沟道之间不存在PN结，所述第一 MOSFET和第二 MOSFET中的导电载流子为多数载流子。在本发明的ー个较佳实施方式中，所述第一 MOSFET为NM0SFET，所述第二 MOSFET为PM0SFET，所述第一MOSFET的沟道材料为表面晶向为(100)的硅纳米线，所述第一MOSFET的沟道方向为〈110〉，所述第二 MOSFET的沟道材料为表面晶向为(110)的硅纳米线，所述第ニ MOSFET的沟道方向为〈110〉。在本发明的ー个较佳实施方式中，还包括埋氧层、第一绝缘介质层和第二绝缘介质层，所述埋氧层设置在所述第一 MOSFET与所述半导体衬底之间；所述第一绝缘介质层设置在所述第一 MOSFET的第一源极区、第一漏极区和第一栅极区之间；所述第二绝缘介质层设置在所述第二 MOSFET的第二源极区、第二漏极区和第二栅极区之间。在本发明的另ー较佳实施方式中，还包括第三绝缘介质层和第四绝缘介质层，所述第三绝缘介质层设置在介于所述隔离介质层与所述埋氧层之间并位于所述第一 MOSFETー侧且与所述第一源极区、第一漏极区以及第一栅极区相连；所述第四绝缘介质层与所述第三绝缘介质层呈面向设置并与所述第二源极区、第二漏极区以及第ニ栅极区连接。在本发明的另ー较佳实施方式中，还包括第一导电层和第二导电层，所述第一导电层设置在所述隔离介质层与所述第一源极区、第一漏极区和第一栅极区之间；所述第二导电层设置在第二源极区、第二漏极区和第二栅极区之异于所述隔离介质层ー侧。在本发明的另ー较佳实施方式中，所述第一半MOSFET通过第四绝缘介质层将电极从第一导电层引出，分别形成第一源极、第一漏极和第一栅极。在本发明的另ー较佳实施方式中，所述第二 MOSFET通过位于第二源极区、第二漏极区和第二栅极区上的第二导电层将电极引出，分别形成第二源极、第二漏极和第二栅极。 在本发明的另ー较佳实施方式中，所述第一 MOSFET通过以下步骤形成
步骤1，在硅衬底上依次形成埋氧层、第一锗硅层、表面晶向(100)的单晶硅层和第二锗硅层；
步骤2，刻蚀形成鳍形有源区并选择性刻蚀去除鳍形有源区之间的锗硅层，形成源漏区
域；
步骤3，采用热氧化工艺对鳍形有源区、硅衬底和源漏区域表面进行氧化，然后湿法エ艺去除鳍形有源区及衬底和源漏区域表面的氧化硅，形成第一 MOSFET沟道的硅纳米线；步骤4，形成栅极并进行离子注入エ艺。在本发明的另ー较佳实施方式中，所述第二 MOSFET采用上层硅层与第一 MOSFET通过低温键合エ艺形成。在本发明的另ー较佳实施方式中，所述第一半导体纳米线与所述第二半导体纳米线在空间上叠置，并具有圆形、横向跑道形或者纵向跑道型的截面结构。在本发明的另ー较佳实施方式中，所述隔离介质层为ニ氧化硅层或者具有微孔结构的含碳低K ニ氧化硅层。本发明采用由绝缘介质层隔离开的上下两层半导体纳米线M0SFET，可以完全独立进行エ艺调试；上下两层均采用积累型场效应晶体管，由于载流子迁移率为体材料迁移率，因而具备较高的载流子迁移率；上下两层纵向设置的，具有较高的器件集成密度；埋氧层，可以使其栅极层与衬底之间能很好地隔离；上层器件制备采用低温技术以及激光退火(可以实现局部退火)，可以有效避免影响下层器件性能。
图I (a)为本发明双层隔离混合晶向半导体纳米线MOSFET的俯视结构示意图； 图I (b)所示为图I (a)沿X-X，方向的剖视结构示意 图I (C)所示为图I (a)沿Y-Y’方向的剖视结构示意 图2为本发明双层半导体纳米线MOSFET的立体结构示意 图3为本发明双层半导体纳米线MOSFET经过后续半导体制备エ艺所形成的完整场效应晶体管的立体结构示意图；图4 (a)是本发明的实施例的形成顶层硅的结构示意 图4 (b)是本发明的实施例的形成锗硅层的结构示意 图4 (c)是本发明的实施例的形成单晶硅层的结构示意 图4 Cd)是本发明的实施例的形成单晶硅层及第ニ锗硅层的结构示意 图5是本发明的实施例的形成鳍形有源区的结构示意 图6是本发明的实施例的去除鳍形有源区锗硅层的结构示意图。
具体实施例方式以下将结合附图对本发明做具体阐释。请參阅图I (a)、图I (b)、图I (C)，图I (a)所示为本发明双层隔离半导体纳米线MOSFET的俯视结构示意图。图I (b)所示为图I (a)沿X-X’方向的剖视结构示意图。图I (c)所示为图I (a)沿Y-Y’方向的剖视结构示意图。所述双层隔离混合晶向半导体纳米线MOSFET I包括半导体衬底10，第一 MOSFET 11，第二 MOSFET 12，设置在所述第一MOSFET 11与所述第二 M0SFET12之间的隔离介质层13，设置在所述第一 MOSFET 11与所述半导体衬底10之间的埋氧层14，设置在所述第一 MOSFET 11的第一源极区110、第一漏极区111和第一栅极区112之间的第一绝缘介质层113，设置在所述第二 MOSFET 12的第二源极区120、第二漏极区121和第二栅极区122之间的第二绝缘介质层123，设置在介于所述隔离介质层13与所述埋氧层14之间并位于所述第一 MOSFET 11 ー侧且与所述第一源极区110、第一漏极区111以及第一栅极区112相连的第三绝缘介质层114，与所述第三绝缘介质层114呈面向设置并与所述第二源极区120、第二漏极区121以及第二栅极区122连接的第四绝缘介质层124，以及分别设置在所述隔离介质层13与所述第一源极区110、第一漏极区111和第一栅极区112之间的第一导电层115和分别设置在第二源极区120、第二漏极区121和第二栅极区122之异于所述隔离介质层13 —侧的第二导电层125。请參阅图2，并结合參阅图I (a)、图I (b)和图I (C)，图2所示为本发明双层隔离混合晶向半导体纳米线MOSFET I的立体结构示意图。所述第一 MOSFET 11进ー步包括横向贯穿于所述第一栅极区112并设置在所述第一源极区110与所述第一漏极区111之间的第一半导体纳米线116，以及环包设置在所述第一半导体纳米线116外侧并介于所述第一半导体纳米线116与所述第一栅极区112之间的第一栅氧化层117。请继续參阅图2，并结合參阅图I (a)、l (b)、图I (C)，本发明双层隔离混合晶向半导体纳米线MOSFET I的第二 MOSFET 12进ー步包括横向贯穿于所述第二栅极区122并设置在所述第二源极区120与所述第二漏极区121之间的第二半导体纳米线126，以及环包设置在所述第二半导体纳米线126外侧并介于所述第二半导体纳米线126与所述第二栅极区122之间的第二栅氧化层127。所述第一半导体纳米线116与所述第二半导体纳米线126在空间上叠置，并具有圆形、横向跑道形或者纵向跑道型的截面结构。在本发明的实施例中，第一 MOSFET和第二 MOSFET均为积累型场效应晶体管，其源区和漏区的杂质掺杂类型与沟道杂质掺杂类型相同，导电载流子为多数载流子(多子)，源区和漏区分别于沟道之间不存在PN结，因此第一 MOSFET和第二 MOSFET又可被称为无PN结场效应晶体管。由于载流子迁移率为体材料迁移率，因而具备较高的载流子迁移率。本发明的实施例采用由绝缘介质层隔离开的上下两层半导体纳米线M0SFET，可以完全独立进行エ艺调试；上下两层均采用积累型场效应晶体管，由于载流子迁移率为体材料迁移率，因而具备较高的载流子迁移率；上下两层纵向设置的，具有较高的器件集成密度；埋氧层，可以使其栅极层与衬底之间能很好地隔离；上层器件制备采用低温技术以及激光退火(可以实现局部退火)，可以有效避免影响下层器件性能。在本发明的实施例中，第一 MOSFET为NM0SFET，第ニ MOSFET为PM0SFET。第一MOSFET的沟道材料为表面晶向为(100)的硅纳米线，第一 MOSFET的沟道方向为〈110〉；第ニ MOSFET的沟道材料为表面晶向为(110)的硅纳米线，第二 MOSFET的沟道方向为〈110〉。从而形成了下层(100)/〈110〉、上层(I 10)/〈110〉的结构。下层NM0SFET、上层PM0SFET的结构可以有效的减小PM0SFET的接触孔电阻以提高PM0SFET性能。并且(100)/〈110〉的电子迁移率最大，(110)/<110>的空穴迁移率最大，可以有效增大NM0SFET和PM0SFET电流驱动能力。请继续參阅图2，所述第一源极区110、第一漏极区111的垂直于所述第一半导体纳米线116的宽度大于第一半导体纳米线116的直径，所述第二源极区120、第二漏极区121的垂直于第二半导体纳米线126的宽度大于第二半导体纳米线126的直径，所以本发明 双层隔离半导体纳米线MOSFET I俯视时呈中间细两端宽大的鳍形。在第一源极区110、第一漏极区111和第一栅极区112之间设置第一绝缘介质层113以避免第一源极区110、第一漏极区111和第一栅极区112之间的相互干扰。在第二源极区120、第二漏极区121和第二栅极区122之间设置第二绝缘介质层123以避免第二源极区120、第二漏极区121和第二栅极区122之间的相互干扰。在第一半导体纳米线MOSFET11与半导体衬底10之间设置埋氧层14，将所述第一半导体纳米线MOSFET 11与所述半导体衬底10隔离，有效的减少漏电流，从而提高器件性能。请參阅图2，并结合參阅图3，图3所示为经过后续半导体制备エ艺所形成的完整场效应晶体管的立体结构示意图。所述第一半导体纳米线MOSFET 11可以通过第四绝缘介质层124将电极从第一导电层115引出，以分别形成第一源极118a、第一漏极118b和第一栅极119。所述第二半导体纳米线MOSFET 12可以通过位于第二源极区120、第二漏极区121和第二栅极区122上的第二导电层125将电极引出，以分别形成第二源极128a、第二漏极128b和第二栅极129。请參阅图4 (a)、图4 (b)、图4 (C)、图4 (d)，本发明的第一 MOSFET可以通过以下步骤形成
步骤1，在硅衬底上依次形成埋氧层、第一锗硅层、表面晶向(100)的单晶硅层和第二锗硅层；其中，请參阅图4 (a)，可以首先在具有埋氧层14的常规SOI硅片3上形成(100)表面晶向的顶层娃31 ;再请參阅图4 (b),在顶层娃31表面外延ー层(100)表面晶向的SiGe或者Ge的层32 ;利用锗氧化浓缩法，在表面进行氧化处理，这吋，Ge会向下浓缩到下面的顶层硅31，使得顶层硅变为SiGe层，而上面层32为Si02层；图4 (c)中，湿法去除表面的Si02层，这样就使顶层硅转化为第一锗硅层33 ;并最终形成图4 (d)中所示的表面晶向(100)的单晶硅层34和第二锗硅层35 ；
步骤2，刻蚀形成鳍形有源区并选择性刻蚀去除鳍形有源区中的锗硅层，形成源漏区域。采用光学光刻(Photolithography)或电子束光刻(electron beam lithography))、刻蚀形成鳍形有源区4，鳍形有源区4的剖面如图5中所示。利用选择性刻蚀技术去除鳍形有源区中的SiGe层(例如采用60(T80(TC的H2和HCl混合气体，利用次常压化学气相刻蚀法进行选择性刻蚀，其中HCl的分压大于300Torr)。并最终形成如图6中所示；
步骤3，控制氧化时间，然后湿法エ艺去除鳍形有源区及衬底和源漏区域表面的Si02，从而形成后续作为SiNWFET沟道的娃纳米线(Silicon Nanowire, SiNW)
步骤4,进行栅极氧化层エ艺，如采用炉管氧化(Furnace Oxidation)、快速热氧化(RTO)、原子层沉积(ALD)在SiNW和衬底及源漏区域表面形成SiO2或者SiON (加上氮气气氛)或者高k介质层(如Hf02、Al203、Zr02或者其混合物等)，或者它们的混合层，由于SOI埋氧层的存在，使得后续栅极与衬底的隔离效果更佳。随后进行栅极材料沉积，可以为多晶硅、无定形硅、金属(优选为铝或者钛或钽的金属化合物)或者其组合。采用CMP (化学机械研磨)去除多余的栅极材料。并通过光刻(采用硬掩膜或者光阻掩膜)、选择性刻蚀エ艺形成栅极图形。沉积隔离介质如Si02，采用CMP(化学机械研磨)去除多余的隔离介质，进行NM0SFET源漏区离子注入エ艺(该步骤也可以在鳍形有源区图形定义之前，也可以在栅极CMP之后进行)，进行退火エ艺以激活注入离子。其后进行金属、半导体合金エ艺，沉积下层NM0SFET的隔离介质层(ILD),可以为Si02层，为了減少上下器件层之间的电容偶合效应，也可以为具有微孔结构的含碳低K ニ氧化硅层。其中，为了保证层转移质量，必须保证下层ILD在CMP之后足够小的表面粗糙度，优选地，可以采用FACMP (Fixed Abrasive CMP)，使得表面粗糙度小于10nm。最后进行上层(110)表面晶向硅与下面的已制备有(100)/〈110〉SiNW NM0SFET的支撑片低温键合的エ艺流程。需注意的是由于下层NM0SFET已制备完成,为了不影响下层器件和金属、半导体合金的性能，后续上层PM0SFET制备过程中必须采用低温方法，一般要求小于400C。其中，进行PM0SFET 源漏区离子注入エ艺(Photo/Imp/PR Strip/SD Anneal)时，需注意的是，由于对下层器件温控的要求，优选地，采用激光退火(Laser Anneal)方法，可以实现上层器件局部Anneal，而不会影响到下层器件的性能。以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限 制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。
权利要求
1.ー种双层隔离混合晶向积累型纳米线MOSFET，包括依次形成在半导体衬底上的第一 M0SFET、隔离介质层和第二 M0SFET，所述第一 MOSFET包括第一源极区、第一漏极区、第一栅极区、横向贯穿于所述第一栅极区并设置在所述第一源极区与所述第一漏极区之间的第一半导体纳米线和环包设置在所述第一半导体纳米线外侧并介于第一半导体纳米线与第一栅极区之间的第一栅氧化层，所述第二 MOSFET包括第二源极区、第二漏极区以及第ニ栅极区、横向贯穿于所述第二栅极区并设置在所述第二源极区与所述第二漏极区之间的第二半导体纳米线和环包设置在所述第二半导体纳米线外侧井介于所述第二半导体纳米线与所述第二栅极区之间的第二栅氧化层，其特征在于，所述第一源极区、第一漏极区和第二源极区、第二漏极区的杂质掺杂类型分别与第一 MOSFET和第二 MOSFET的沟道杂质的掺杂类型相同，所述第一源极区、第一漏极区和第二源极区、第二漏极区分别与第一 MOSFET和第ニ MOSFET的沟道之间不存在PN结，所述第一 MOSFET和第二 MOSFET中的导电载流子为多数载流子。
2.如权利要求I所述的纳米线M0SFET，其特征在于，所述第一MOSFET为NM0SFET，所述第二 MOSFET为PM0SFET，所述第一 MOSFET的沟道材料为表面晶向为(100)的硅纳米线，所述第一 MOSFET的沟道方向为〈110〉，所述第二 MOSFET的沟道材料为表面晶向为(110)的硅纳米线，所述第二 MOSFET的沟道方向为〈110〉。
3.如权利要求2所述的纳米线M0SFET，其特征在于，还包括埋氧层、第一绝缘介质层和第二绝缘介质层，所述埋氧层设置在所述第一 MOSFET与所述半导体衬底之间；所述第一绝缘介质层设置在所述第一 MOSFET的第一源极区、第一漏极区和第一栅极区之间；所述第二绝缘介质层设置在所述第二 MOSFET的第二源极区、第二漏极区和第二栅极区之间。
4.如权利要求3所述的纳米线M0SFET，其特征在干，还包括第三绝缘介质层和第四绝缘介质层，所述第三绝缘介质层设置在介于所述隔离介质层与所述埋氧层之间并位于所述第一 MOSFET —侧且与所述第一源极区、第一漏极区以及第一栅极区相连；所述第四绝缘介质层与所述第三绝缘介质层呈面向设置并与所述第二源极区、第二漏极区以及第ニ栅极区连接。
5.如权利要求4所述的纳米线M0SFET，其特征在于，还包括第一导电层和第二导电层，所述第一导电层设置在所述隔离介质层与所述第一源极区、第一漏极区和第一栅极区之间；所述第二导电层设置在第二源极区、第二漏极区和第二栅极区之异于所述隔离介质层ー侧。
6.如权利要求5所述的纳米线M0SFET，其特征在于，所述第一半MOSFET通过第四绝缘介质层将电极从第一导电层引出，分别形成第一源极、第一漏极和第一栅极。
7.如权利要求5所述的纳米线M0SFET，其特征在于，所述第二MOSFET通过位于第二源极区、第二漏极区和第二栅极区上的第二导电层将电极引出，分别形成第二源极、第二漏极和第二栅极。
8.如权利要求5所述的纳米线M0SFET，其特征在于，所述第一MOSFET通过以下步骤形成 步骤1，在硅衬底上依次形成埋氧层、第一锗硅层、表面晶向(100)的单晶硅层和第二锗硅层； 步骤2，刻蚀形成鳍形有源区并选择性刻蚀去除鳍形有源区中的锗硅层，形成源漏区域； 步骤3，采用热氧化工艺对鳍形有源区、硅衬底和源漏区域表面进行氧化，然后湿法エ艺去除鳍形有源区及衬底和源漏区域表面的氧化硅，形成第一 MOSFET沟道的硅纳米线；步骤4，形成栅极并进行离子注入エ艺。
9.如权利要求I所述的纳米线M0SFET，其特征在于，所述第二MOSFET采用上层硅层与第一 MOSFET通过低温键合エ艺形成。
10.如权利要求I所述的纳米线M0SFET，其特征在于，所述第一半导体纳米线与所述第ニ半导体纳米线在空间上叠置，并具有圆形、横向跑道形或者纵向跑道型的截面结构。
11.如权利要求I所述的半导体纳米线M0SFET，其特征在于，所述隔离介质层为ニ氧化娃层或者具有微孔结构的含碳低K ニ氧化娃层。
全文摘要
本发明提供的一种双层隔离混合晶向积累型纳米线MOSFET，包括依次形成在半导体衬底上的第一MOSFET、隔离介质层和第二MOSFET，所述第一源极区、第一漏极区和第二源极区、第二漏极区的杂质掺杂类型分别与第一MOSFET和第二MOSFET的沟道杂质的掺杂类型相同。本发明双层MOSFET完全独立进行工艺调试；具备较高的载流子迁移率；与常规MOSFET工作模式兼容，有利于电路设计；具有较高的器件集成密度；上层器件制备采用低温技术以及激光退火，可以有效避免影响下层器件性能。
文档编号H01L29/78GK102683333SQ201210136019
公开日2012年9月19日 申请日期2012年5月4日 优先权日2012年5月4日
发明者刘格致, 黄晓橹 申请人:上海华力微电子有限公司