专利名称：时效装置的制作方法
技术领域：
本发明涉及不需要电池的、作为电子定时器的时效(aging)装置。
背景技术：
近年来，不需要电池的电子定时器、即输出伴随着时间经过而变 化的时效装置在内容配送、信用卡、数字产品的租赁、数字软件的租 赁等领域开始使用。
时效装置具有浮栅，并作为根据浮栅内的电荷的保持特性(寿命) 来计测 一定期间的电子定时器发挥作用(例如，参照日本专利公开特开 2004-172404号、日本专利公开公报特开2005-310824号)。
根椐这种时效装置，例如，通过改变对于浮栅的电荷注入量或隧 道绝缘膜的厚度等就能够使其寿命变化。
可是，在时效装置中存在叠栅型(stack gate type)与单层多晶硅型 两个种类。
叠栅型的基本构造与闪速存储器的存储器单元相同，所以在内置 闪速存储器的IC上搭栽时效装置的情况下最好是釆用叠栅型。
但是，时效装置在未内置闪速存储器的IC上也得以采用。在这 种情况下，最好是采用单层多晶硅型。
关于单层多晶硅型，在日本专利公开公报特开2007-184321中已 经提出。
这里所提出的单层多晶硅型的特征在于与时效装置部(第1元件
区域)分开设置写入/擦除部(第2元件区域)这一点。另外，浮栅跨越时 效装置部和写入/擦除部两者而配置。
从而，如果使浮栅与第1元件区域的耦合电容大于浮栅与第2 元件区域的耦合电容，则写入/擦除部(第2元件区域)与浮栅之间的电 荷注入/放出将变得容易。
在这种单层多晶硅型中，就要求实现以下所有的模式。这是因为 由此就能够在日本专利公开公报特开2004-172404号所公开的时效装 置上实现特有的4个基本动作。
[N沟道型的情况
.常开启
在初始设定时进行写入(向浮栅注入电子)。时效装置在写入状态 (初始状态)下为关闭，在寿命终止后变成开启。 -常关闭
在初始设定时进行擦除(从浮栅放出电子)。时效装置在擦除状态 (初始状态)下为开启，在寿命终止后变成关闭。 [P沟道型的情况
.常开启
在初始设定时进行擦除(从浮栅放出空穴)。时效装置在写入状态 (初始状态)下为关闭，在寿命终止后变成开启。 .常关闭
在初始设定时进行写入(向浮栅注入空穴)。时效装置在擦除状态 (初始状态)下为开启，在寿命终止后变成关闭。
在这里，为了用N沟道型来实现常开启，在写入时对作为时效 装置部的第1元件区域内的N型扩散层施加正的高电压。为了使写入 速度提高，希望进一步对作为写入/擦除部的第2元件区域内的N型 扩散层施加负的高电压，但难以在同 一半导体衬底上同时施加正的高 电压与负的高电压。
另外，为了用N沟道型实现常关闭，在擦除时对作为写入/擦除 部的第2元件区域内的N型扩散层施加正的高电压。为了使擦除速度 提高，希望进一步对作为时效装置部的第l元件区域内的N型扩散层 施加负的高电压，但根据同样的理由，其难以进行。
进而，也可以说，用P沟道型来实现常开启或常关闭的情况与 上述相同。
这样，在以往的单层多晶硅型时效装置中就有无法使初始设定时 的写入充分高速化的问题。
发明内容
根据本发明的例子的时效装置具备半导体衬底、被形成在半导 体衬底的表面区域上的元件分离绝缘层、由元件分离绝缘层所包围的 第l元件区域、被形成在第l元件区域内的第l及第2扩散层、被形 成在第l及第2扩散层间的沟道区域上的浮栅、以及相对于浮栅在横 方向上隔开一定间隔并排形成的控制栅电极。浮栅与控制栅电极的耦 合电容大于浮栅与半导体衬底的耦合电容。
图l是示出第1实施例的时效装置的平面图； 图2是沿着图1的II-II线的截面图； 图3是沿着图1的III-III线的截面图； 图4是沿着图1的IV-IV线的截面图； 图5是示出第2实施例的时效装置的平面图； 图6是沿着图5的VI-VI线的截面图； 图7是沿着图5的VII-VII线的截面图； 图8是沿着图5的VIII-VIII线的截面图； 图9是示出第3实施例的时效装置的平面图； 图IO是沿着图9的X-X线的截面图； 图11是沿着图9的XI-XI线的截面图； 图12是沿着图9的XII-XII线的截面图13是示出第4实施例的时效装置的平面图； 图14是沿着图13的XIV-XIV线的截面图、 图15是沿着图13的XV-XV线的截面图； 图16是沿着图13的XVI-XVI线的截面图； 图17是示出第5实施例的时效装置的平面图； 图18是沿着图17的XVHI-XVIII线的截面图； 图19是示出第6实施例的时效装置的平面图； 图20是沿着图19的XX-XX线的截面图； 图21是示出作为变形例的时效装置的平面图； 图22是沿着图21的XXH-XXII线的截面图； 图23是示出作为应用例的系统的图。
具体实施例方式
下面参照附图对本发明的一个方面的时效装置详细地进行说明。 l.概述
本发明的例子是在单层多晶硅型时效装置(SSAD: solid state
aging device,固态时效装置)中，相对于浮栅在横方向上隔开一定间
隔并排配置控制栅电极，且使浮栅与控制栅电极的耦合电容大于浮栅 与半导体衬底的耦合电容。
在此情况下，首先，第一，由于用时效装置部进行写入/擦除， 所以如在先申请的单层多晶硅型那样，时效装置部不会与写入/擦除部 分离。为此，装置构造变得简单，同时写入/擦除的控制变得容易。另 外，作为时效装置整体的尺寸也得以缩小。
第二，通过使浮栅与控制栅电极的耦合电容大于浮栅与半导体衬 底的耦合电容，在对控制栅电极供给写入电压时，电荷从半导体衬底 向浮栅的注入就得以有效率地进行。
在这里，在日本专利公开公报特开2007-184321所公开的单层多 晶硅型中，由于写入/擦除部与时效装置部不同，所以与本发明相反， 时效装置部中的浮栅与半导体衬底的耦合电容设定得较大。这一点是
本发明与日本专利公开公报特开2007-184321所y&开的发明的最大不 同。
第三，根据本发明的构造，写入/擦除通过在半导体衬底与控制 栅电极之间施加电压来进行。为此，就能够对控制栅电极施加正的高 电压(或者负的高电压)，并在半导体衬底上施加负的高电压(或者正的 高电压)，进而，能够使写入高速化。
如以上那样，根据与本发明的例子有关的构造，就能够实现适合 于高速写入/擦除的单层多晶硅型时效装置。
2.实施例
(l)第1实施例
A.构造
图1是示出第1实施例的时效装置的平面图。
图2是沿着图i的H-n线的截面图，图3是沿着图i的in-in
线的截面图，图4是沿着图1的IV-IV线的截面图。
在半导体衬底ll内形成STI(shallow trench isolation,浅沟槽隔 离)构造的元件分离绝缘层12。第l及第2元件区域(有源区域)AA1、 AA2由元件分离绝缘层12包围起来，例如，在第1方向上相互邻接 进行配置。第1元件区域AA1的第1方向的宽度为Wl。
在第1元件区域AA1内形成扩散层11A、11B。扩散层11A、11B 的导电类型与半导体衬底11的导电类型相反。例如，在半导体衬底 ll为P型的情况下，扩散层IIA、 UB就为N型；在半导体衬底ll 为N型的情况下，扩散层11A、 IIB就成P型。
在扩散层IIA、 11B之间的沟道区域上隔开一定间隔tl形成厚 度为d的浮栅14。第1元件区域AA1与浮栅14之间的区域13用物 质进行填满或者形成空间。
在第2元件区域AA2上形成控制栅电极16。第2元件区域AA2 与控制栅电极16之间的区域15也用物质进行填满或者形成空间。
浮栅14被配置在第1元件区域AA1上、以及第1和第2元件区 域AA1、 AA2间的元件分离绝缘层12上。
浮栅14的与第l方向正交的第2方向的宽度在第1元件区域AA1 上为L1，在与控制栅电极16邻接的部分上为L2(其中，L2>L1)。
浮栅14以及控制栅电极16隔开一定间隔t2而邻接。浮栅14与 控制栅电极16之间的区域17用物质进行填满或者形成空间。
在这里，第1元件区域AA1与浮栅14的耦合电容Cl为 ￡l(Llx\Vl)/tl ，浮栅14与控制栅电极16的耦合电容C2为 s2(L2x挙2。
其中，sl为第1元件区域AA1与浮栅14之间的区域13内的物 质或空间的介电常数，￡2为浮栅14与控制栅电极16之间的区域17 内的物质或空间的介电常数。
在本发明中，设定成CKC2。
然后，扩散层11A经由接触式插塞18被连接到第1位线19。另 外，扩散层11B经由接触式插塞20被连接到第2位线21。控制栅电 极16经由接触式插塞22被连接到字线23。
在这种单层多晶硅型中，耦合比C2/(C1+C2)变得非常大。由于 耦合比越大，在对控制栅电极16施加写入电压时，加在半导体衬底 11与浮栅14之间的电压就越大，所以写入/擦除效率提高。
B.动作
对于图1至图4的时效装置的写入(初始设定)利用闪速存储器中 的技术。例如，通过将控制栅电极16的电压设定成比沟道区域的电 压充分高的值，利用FN(Fowler-Nordheim)隧道效应，将电子从沟道 区域注入到浮栅14内。
在这里，时效装置利用浮栅14内所蓄积的电荷量的随时间的变 化，即，因电荷泄漏而使沟道区域的电压变化的现象，来计测一定期 间。也就是说，观测第1位线(漏电极)19与第2位线(源电极)21之间 流过的电流(漏电流Id)的随时间的变化(时效)。
此外，关于写入，能够通过校验(verify)技术来控制注入浮栅14 内的电荷量。
通过利用校验技术，就能够准确地控制注入浮栅14内的电荷量。
c.其他
关于时效装置的漏泄特性的制造偏差，可以在出厂前检查漏泄特 性，并依照其结果来决定对于控制装置的写入(电荷注入)方法的条件。
若采用此方法，则即便是用同一生产线制造的时效装置，也能够 通过改变注入控制装置的浮栅内的电荷量，来提供具有不同寿命的多 个时效装置。
从而，用户就能够根据其目的，利用上述的条件来设定时效装置 的寿命，同时还能够抑制因制造偏差造成的寿命误差。
另外，购入时效装置搭载产品的终端用户可以不知道上述情况， 而仅在产品提供者所设定的期间内使用产品。也就是说，即使终端用 户将产品连接到网络，或切断外部电源，也不可在此使用期间外使用产品。
(2)第2实施例
第2实施例是第1实施例的变形例。
第2实施例的特征在于关于浮栅以及控制栅电极，在两者相对 置的部分形成凹凸，进而使耦合比提高。
图5是示出第2实施例的时效装置的平面图。
图6是沿着图5的VI-VI线的截面图，图7是沿着图5的VII-VII 线的截面图，图8是沿着图5的VIII-VIII线的截面图。
在半导体衬底ll内形成STI构造的元件分离绝缘层12。第l及 第2元件区域(有源区域)AA1、 AA2由元件分离绝缘层12包围起来， 例如，在第1方向上相互邻接进行配置。
在第1元件区域AA1内形成扩散层IIA、 IIB。扩散层IIA、 11B 的导电类型与半导体衬底11的导电类型相反。
在扩散层IIA、 11B之间的沟道区域上形成浮栅14。第1元件 区域AA1与浮栅14之间的区域13用物质进行填满或者形成空间。
在第2元件区域AA2上形成控制栅电极16。笫2元件区域AA2 与控制栅电极16之间的区域15也用物质进行填满或者形成空间。
浮栅14被配置在第1元件区域AA1上、以及第1和第2元件区
域AA1、 AA2间的元件分离绝缘层12上。
浮栅14的与第l方向正交的第2方向的宽度在第1元件区域AA1 上为L1，在与控制栅电极16邻接的部分上为L2(其中，L2>L1)。
浮栅14以及控制栅电极16相互邻接。另外，在浮栅14以及控 制栅电极16相对置的部分形成凹凸。
浮栅14与控制栅电极16之间的区域17用物质进行填满或者形 成空间。
在这里，浮栅14与控制栅电极16的耦合电容C2(=￡2(L2xd)/t2) 和第1实施例同样地大于第1元件区域AA1与浮栅14的耦合电容 Cl(=el(LlxWl)/tl)。
其中，￡l为第1元件区域AA1与浮栅14之间的区域13内的物 质或空间的介电常数，￡2为浮栅14与控制栅电极16之间的区域17 内的物质或空间的介电常数。
然后，扩散层11A经由接触式插塞18被连接到第l位线19。另 外，扩散层11B经由接触式插塞20被连接到第2位线21。控制栅电 极16经由接触式插塞22被连接到字线23。
在这种单层多晶硅型中，耦合电容C2大于第1实施例，所以耦 合比C2/(C1+C2)进一步变大，有助于写入/擦除效率的提高。
(3)第3实施例
第3实施例是第2实施例的变形例。
第3实施例的特征在于浮栅的第2方向的宽度一定，以及关于 浮栅和控制栅电极在两者相对置的部分形成凹凸。
图9是示出第3实施例的时效装置的平面图。
图IO是沿着图9的X-X线的截面图，图11是沿着图9的XI-XI 线的截面图，图12是沿着图9的XII-XII线的截面图。
在半导体衬底11内形成STI构造的元件分离绝缘层12。第1及 第2元件区域(有源区域)AA1、 AA2由元件分离绝缘层12包围起来， 例如，在第1方向上相互邻接进行配置。
在第1元件区域AA1内形成扩散层IIA、 IIB。扩散层IIA、 11B
的导电类型与半导体衬底ll的导电类型相反。
在扩散层11A、 11B之间的沟道区域上形成浮栅14。第1元件 区域A A1与浮栅14之间的区域13用物质进行填满或者形成空间。
在第2元件区域AA2上形成控制栅电极16。第2元件区域AA2 与控制栅电极16之间的区域15也用物质填满或者形成空间。
浮栅14被配置在第1元件区域AA1上、以及第1和第2元件区 域AA1、 AA2间的元件分离绝缘层12上。
浮栅14的与第l方向正交的笫2方向的宽度在第1元件区域AA1 上以及与控制栅电极16邻接的部分上均为L2。
浮栅14以及控制栅电极16相互邻接。另外，在浮栅14以及控 制栅电极16相对置的部分形成凹凸。
浮栅14与控制栅电极16之间的区域17用物质进行填满或者形 成空间。
在这里，在第3实施例中也是浮栅14与控制栅电极16的耦合电 容C2(^2(L2xd)/t2)大于第1元件区域AA1与浮栅14的耦合电容
ci(=￡i (Lixwi)m)。
其中，sl为第1元件区域AA1与浮栅14之间的区域13内的物 质或者空间的介电常数，￡2为浮栅14与控制栅电极16之间的区域 17内的物质或者空间的介电常数。
然后，扩散层11A经由接触式插塞18被连接到第1位线19。另 外，扩散层11B经由接触式插塞20被连接到第2位线21。控制栅电 极16经由接触式插塞22被连接到字线23。
在这种单层多晶硅型中，也能够实现CKC2，所以耦合比 C2/(C1+C2)变得充分大，有助于写入/擦除效率的提高。
(4)第4实施例
第4实施例是第2实施例的变形例。
第4实施例的特征在于浮栅的宽度在第1元件区域上为Ll, 在第1元件区域的第1方向的两端为L2(其中，L2>L1)。 图13是示出第4实施例的时效装置的平面图。
图14是沿着图13的XIV-XIV线的截面图，图15是沿着图13 的XV-XV线的截面图，图16是沿着图13的XVI-XVI线的截面图。
在半导体衬底ll内形成STI构造的元件分离绝缘层12。笫l及 第2元件区域(有源区域)AA1、 AA2由元件分离绝缘层12包围起来， 例如，在第1方向上相互邻接进行配置。
在第1元件区域AA1内形成扩散层IIA、 IIB。扩散层IIA、 11B 的导电类型与半导体衬底11的导电类型相反。
在扩散层IIA、 11B之间的沟道区域上形成浮栅14。第1元件 区域A A1与浮栅14之间的区域13用物质进行填满或者形成空间。
在第2元件区域AA2上形成控制栅电极16。第2元件区域AA2 与控制栅电极16之间的区域15也用物质进行填满或者形成空间。
浮栅14^皮配置在第1元件区域AA1上、以及第l和第2元件区 域AA1、 AA2间的元件分离绝缘层12上。
浮栅14的与第l方向正交的第2方向的宽度在第1元件区域AA1 上为Ll，在第1元件区域AA1的第1方向的两端以及与控制栅电极 16邻接的部分上均为L2(其中，L2>L1)。
浮栅14以及控制栅电极16相互邻接。另外，在浮栅14以及控 制栅电极16相对置的部分形成凹凸。
浮栅14与控制栅电极16之间的区域17用物质进行填满或者形 成空间。
然后，扩散层11A经由接触式插塞18被连接到第l位线19。另 外，扩散层11B经由接触式插塞20被连接到第2位线21。控制栅电 极16经由接触式插塞22被连接到字线23。
在这种单层多晶硅型中，与第2实施例同样，写入/擦除效率提高。
(5)第5实施例
第5实施例是第1实施例的变形例。
第5实施例的特征在于在浮栅与控制栅电极之间形成高介电常 数材料(高k材料)，进而使耦合比提高。 此外，高介电常数材料是指具有比氧化硅以及氮化硅的介电常数 还高的介电常数的材料。
图n是示出第5实施例的时效装置的平面图。
图18是沿着图17的XVIII-XVIII线的截面图。
在该实施例中，与图3以及图4相当的截面图和图3以及图4 相同，所以省略。
在半导体衬底ll内形成STI构造的元件分离绝缘层12。第l及 第2元件区域(有源区域)AA1、 AA2由元件分离绝缘层12包围起来， 例如，在第1方向上相互邻接进行配置。
在第1元件区域AA1内形成扩散层IIA、 IIB。扩散层IIA、 11B 的导电类型与半导体衬底11的导电类型相反。
在扩散层IIA、 11B之间的沟道区域上形成浮栅14。第1元件 区域AA1与浮栅14之间的区域13用物质进行填满或者形成空间。
在第2元件区域AA2上形成控制栅电极16。第2元件区域AA2 与控制栅电极16之间的区域15也用物质进行填满或者形成空间。
浮栅14被配置在第1元件区域AA1上、以及第1和第2元件区 域AA1、 AA2间的元件分离绝缘层12上。
浮栅14的与第l方向正交的第2方向的宽度在第1元件区域AA1 上为L1，在与控制栅电极16邻接的部分上为L2(其中，L2>L1)。
浮栅14以及控制栅电极16相互邻接。另外，在浮栅14与控制 栅电极16之间的区域17A中填满高介电常数材料(高k材料)。
高介电常数材料的介电常数比第1元件区域AA1与浮栅14之间 的区域13中所填满的物质或空间的介电常数还要高。
然后，与第1至第4实施例同样，扩散层11A经由接触式插塞 18被连接到第1位线19。另外，扩散层11B经由接触式插塞20被连 接到第2位线21。控制栅电极16经由接触式插塞22被连接到字线 23。
在这种单层多晶硅型中，由于借助于高介电常数材料而使耦合比 变大，所以写入/擦除效率提高。
(6)第6实施例
第6实施例是第5实施例的变形例。
第6实施例的特征在于将浮栅与控制栅电极之间的高介电常数 材料(高k材料)夹在氧化膜、氮化膜、或者氧氮化膜中，使绝缘膜的 可靠性提高。
图19是示出第6实施例的时效装置的平面图。
图20是沿着图19的XX-XX线的截面图。
在该实施例中，与图3以及图4相当的截面图和图3以及图4 相同，所以省略。
在半导体衬底ll内形成STI构造的元件分离绝缘层12。第l及 第2元件区域(有源区域)AA1、 AA2由元件分离绝缘层12包围起来， 例如，在第1方向上相互邻接进行配置。
在第1元件区域AA1内形成扩散层IIA、 IIB。扩散层IIA、 11B 的导电类型与半导体衬底11的导电类型相反。
在扩散层IIA、 11B之间的沟道区域上形成浮栅14。第1元件 区域AA1与浮栅14之间的区域13用物质进行填满或者形成空间。
在第2元件区域AA2上形成控制栅电极16。第2元件区域AA2 与控制栅电极16之间的区域15也用物质进行填满或者形成空间。
浮栅14被配置在第1元件区域AA1上、以及第1和第2元件区 域AA1、 AA2间的元件分离绝缘层12上。
浮栅14的与第l方向正交的第2方向的宽度在第1元件区域AA1 上为L1，在与控制栅电极16邻接的部分为L2(其中，L2>L1)。
浮栅14以及控制栅电极16相互邻接。另外，在浮栅14与控制 栅电极16之间填满高介电常数材料(高k材料)17A以及绝缘材料17B、 17C。
绝缘材料17B、 17C具有确保高介电常数材料17A与浮栅14的 接合面、以及高介电常数材料17A与控制栅电极16的接合面的可靠 性的功能。绝缘材料17B、 17C由氧化膜、氮化膜、或者氧氮化膜而 构成。
然后，与第1至第5实施例同样地，扩散层11A经由接触式插 塞18被连接到第1位线19。另外，扩散层11B经由接触式插塞20 被连接到第2位线21。控制栅电极16经由接触式插塞22被连接到字 线23。
在这种单层多晶硅型中，也与第5实施例同样地，由于通过高介 电常数材料使耦合比变大，所以写入/擦除效率提高。 (7)其他
虽然在第1至第6实施例中，在半导体衬底内设置有第l及第2 元件区域AA1、 AA2，但不论在哪个实施例中都能够省略第2元件区 域AA2。
在此情况下，第2元件区域AA2可被置换成元件分离绝缘层12。 例如，若以第1实施例为例，如图21以及图22所示那样，除第 1元件区域AA1以外，在浮栅14的正下方配置元件分离绝缘层12， 在控制栅电极16的正下方也配置元件分离绝缘层12。
3. 应用例
本发明的时效装置可以应用于各种各样的半导体集成电路，如果 从工艺上的观点来看，希望是具有单层多晶硅型的存储器单元的非易 失性半导体存储器。
例如，如图23所示那样，如果在非易失性半导体存储器与读出 装置之间连接本发明的时效装置，通过本发明的时效装置来进行数据 的读出/写入，则能够通过时效装置来控制许可数据的读出/写入的期 间。
如果构成这种系统就能够用一个时效装置来控制非易失性半导 体存储器整体的寿命，所以不会发生各位(bit)之间的寿命偏差，而 且还能够有助于非易失性半导体存储器的大容量化。
4. 结论
根据本发明就能够实现适合于高速写入/擦除的时效装置。 本领域技术人员可以容易地想到其它的特征和变形。因此，本发
更宽的范围。从而，在不脱离由附加的权利要求及其等同物所限定的 总发明构思的精神和范围的情况下，可进行各种各样的变形。
权利要求
1.一种时效装置，其特征在于包括半导体衬底、被形成在上述半导体衬底的表面区域上的元件分离绝缘层、由上述元件分离绝缘层所包围的第1元件区域、被形成在上述第1元件区域内的第1及第2扩散层、被形成在上述第1及第2扩散层间的沟道区域上方的浮栅、以及相对于上述浮栅在横方向上隔开一定间隔并排形成的控制栅电极，其中，上述浮栅与上述控制栅电极的耦合电容大于上述浮栅与上述半导体衬底的耦合电容。
2. 按照权利要求1所述的时效装置，其特征在于 上述浮栅在第1方向上跨越上述第1元件区域而配置，上述浮栅的与上述第1方向正交的第2方向的宽度，在与上述控制栅电极邻接 的部分上比在上述第1元件区域上更宽。
3. 按照权利要求1所述的时效装置，其特征在于 上述浮栅以及上述控制栅电极在两者相对置的部分具有凹凸。
4. 按照权利要求1所述的时效装置，其特征在于 具有比上述浮栅与上述半导体衬底之间的物质或空间更高的介电常数的物质或空间被形成在上述浮栅与上述控制栅电极之间。
5. 按照权利要求1所述的时效装置，其特征在于 上述控制栅电极被形成在由上述元件分离绝缘层所包围的第2元件区域上，上述浮栅也被形成在上述第l及第2元件区域间的元件 分离绝缘层上。
6. 按照权利要求1所述的时效装置，其特征在于: 上述浮栅与上述控制栅电极相对置的部分的面积比上述第1元件区域与上述浮栅相对置的部分的面积更大。
7. 按照权利要求1所述的时效装置，其特征在于 高介电常数材料被形成在上述浮栅与上述控制栅电极之间。
8. 按照权利要求7所述的时效装置，其特征在于 上述高介电常数材料被氧化膜、氮化膜以及氧氮化膜中的一种膜夹持。
9. 按照权利要求1所述的时效装置，其特征在于上述第1扩散层被连接到非易失性半导体存储器，上述第2扩散 层被连接到读出装置。
10. 按照权利要求9所述的时效装置，其特征在于 上述非易失性半导体存储器由单层多晶硅型的存储器单元构成。
11. 一种时效装置，其特征在于包括 半导体衬底、被形成在上述半导体衬底的表面区域上的元件分离绝缘层、 由上述元件分离绝缘层所包围的元件区域、 在上述元件区域内沿第l方向并排形成的第l及第2扩散层、 被形成在上述第l及第2扩散层间的沟道区域上方的浮栅、以及 相对于上述浮栅在与上述第l方向正交的第2方向上隔开一定间 隔并排形成的控制栅电极，述半导体衬底的耦合电容。
12. 按照权利要求11所述的时效装置，其特征在于 上述浮栅在上述第1方向上跨越上述第1元件区域而配置，上述浮栅的上述第2方向的宽度，在与上述控制栅电极邻接的部分上比在 上述第1元件区域上更宽。
13. 按照权利要求11所述的时效装置，其特征在于 上述浮栅以及上述控制栅电极在两者相对置的部分具有凹凸。
14. 按照权利要求11所述的时效装置，其特征在于 具有比上述浮栅与上述半导体衬底之间的物质或空间更高的介电常数的物质或空间被形成在上述浮栅与上述控制栅电极之间。
15. 按照权利要求11所述的时效装置，其特征在于 上述控制栅电极被形成在上述元件分离绝缘层上，上述浮栅也4皮 形成在上述元件分离绝缘层上。
16. 按照权利要求11所述的时效装置，其特征在于 上述浮栅与上述控制栅电极相对置的部分的面积比上述元件区域与上述浮栅相对置的部分的面积更大。
17. 按照权利要求11所述的时效装置，其特征在于高介电常数材料被形成在上述浮栅与上述控制栅电极之间。
18. 按照权利要求17所述的时效装置，其特征在于上述高介电常数材料被氧化膜、氮化膜以及氧氮化膜中的 一种膜夹持。
19. 按照权利要求11所述的时效装置，其特征在于上述第1扩散层被连接到非易失性半导体存储器，上述第2扩散 层被连接到读出装置。
20. 按照权利要求19所述的时效装置，其特征在于 上述非易失性半导体存储器由单层多晶硅型的存储器单元构成。
全文摘要
本发明提供一种时效装置，具备半导体衬底、被形成在第1元件区域内的第1及第2扩散层、被形成在第1及第2扩散层间的沟道区域上的浮栅、以及相对于浮栅在横方向上隔开一定间隔并排形成的控制栅电极。浮栅与控制栅电极的耦合电容大于浮栅与半导体衬底的耦合电容。
文档编号H01L29/423GK101350350SQ200810137968
公开日2009年1月21日 申请日期2008年7月17日 优先权日2007年7月17日
发明者小林茂树, 木下敦宽, 渡边浩志, 萩岛大辅 申请人:株式会社东芝