专利名称：防止位线之间穿通电压降低的方法及半导体存储器的制作方法
技术领域：
本发明涉及半导体技术领域，特别涉及防止存储器的位线之间穿通电压降低的方
法及半导体存储器。
背景技术：
半导体存储器是用于存储资料或者数据的半导体器件。在数据资料的存储上以位 (Bit)来表示内存的容量。每个用以存储资料的单元称为存储单元(Cell)。而存储单元在 内存内以数组的方式排列，每一个行与列的组合代表一个特定的存储单元地址。其中，列于 同一行或者同一列的多个存储单元是以共同的导线加以串联。其中，将相同一行(或者相 同一列)的存储单元串联的导线称为字线，而与数据的传输有关的导线称为位线。
图1为现有技术中的存储器结构的俯视图，包括字线101、位线102、以及位于相邻 存储器阵列之间的位线接触孔103，现有技术的位线接触孔103通常采用对称布局。
图2给出部分形成的存储结构的立体图，其中WL表示字线方向，BL表示位线方 向。图2中，包括半导体衬底200 ;由多晶硅构成的字线202、204、206、208 ;字线202、204、 206或者208两侧的侧墙202a、204a、206a、208a ;位线212、214、216。经过研究发现，在形 成侧墙202a、204a、206a、208a之后，在相邻位线212、214、216之间会出现漏电流，针对该问 题，现有技术认为，该漏电流为在形成间隙壁202a、204a、206a、208a过程中对半导体衬底 200造成损伤所致，因此在现有的进行离子注入修复该损伤的基础上，提出改变离子注入步 骤的方案，改变为在形成间隙壁202a、204a、206a、208a以及对源/漏极(即图2中的位线 212、214、216)退火之后进行，以防止注入的离子在退火中扩散导致漏电流，其中，注入的离 子为B离子。 在专利号为US6784053B2的美国专利申请中还可以发现更多与上述技术方案相 关的信息。 随着存储器单元尺寸的縮小，越来越难以在相邻阵列之间的字线之间形成对称的 位线接触孔，因此现有技术在SONOS存储器中提出交错排列的位线接触孔的设计方案，具 体如图3所示，相邻阵列的位线接触孔103为交错排列，这样加大了相邻位线接触孔103之 间的距离，可以更好地防止出现接触孔之间的穿通(P皿ch through)。但是本申请的发明人 在实验中发现，即使采用交错排列的设计方案，在位线接触孔103附近还是出现漏电流通 路(如图3中箭头所示)，这样大大降低了相邻位线之间的穿通电压(VpT)，而现有技术目前 并未发现该问题以及该问题出现的原因，更未针对该问题给出解决方案。
发明内容
本发明解决的问题是提供一种防止存储器的位线之间穿通电压降低的方法及半 导体存储器，防止位线接触孔区域出现漏电流通道从而影响相邻位线之间的穿通电压。
为解决上述问题，本发明提供了一种防止存储器的位线之间穿通电压降低的方 法，包括提供半导体衬底，所述半导体衬底上形成有字线；在相邻存储器阵列内的最接近的字线之间的区域形成离子掺杂区，所述离子掺杂区的导电类型与形成于半导体衬底内的 源/漏极的导电类型相反。 所述离子掺杂区与相邻存储器阵列的字线之间具有间隔。 所述离子掺杂区通过离子注入形成，注入的剂量的数量级范围为1E12至1E13/ cm 。 所述注入离子为硼离子、氟化硼或者铟离子，所述注入硼离子的能量范围为10至 20KeV、注入氟化硼的能量范围为40至80KeV、注入铟离子的能量范围为100至200KeV。
所述注入离子为磷离子或者砷离子，所述注入磷离子的能量范围为35至70KeV、 所述注入砷离子的能量范围为75至150KeV。 所述注入离子的角度为90。、或者沿垂直于半导体衬底方向并向位线方向倾斜不 超过IO。。 相应地，本发明还提供一种半导体存储器，包括半导体衬底，所述半导体衬底内 形成有字线；离子掺杂区，位于相邻存储器阵列内的最接近的字线之间的区域，所述离子掺 杂区的导电类型与形成于半导体衬底内的源/漏极的导电类型相反。
所述离子掺杂区与相邻存储器阵列内的字线之间具有间隔。 所述离子掺杂区通过离子注入形成，注入剂量的数量级范围为1E12至1E13/cm2。
所述注入离子为硼离子、氟化硼或者铟离子，所述注入硼离子的能量范围为10至 20KeV、注入氟化硼的能量范围为40至80KeV、注入铟离子的能量范围为100至200KeV。
所述注入离子为磷离子或者砷离子，所述注入磷离子的能量范围为35至70KeV、 所述注入砷离子的能量范围为75至150KeV。 所述注入离子的角度为90。、或者沿垂直于半导体衬底方向并向位线方向倾斜不 超过IO。。 与现有技术相比，本技术方案具有以下优点通过在相邻存储器阵列内的最接近
的字线之间的区域形成与源/漏极导电类型相反的离子掺杂区，加大了离子掺杂区的半导
体衬底内的掺杂浓度，与半导体衬底内位线之间的电阻加大，从而避免了现有技术的位线
接触孔区域出现漏电流通道从而使相邻位线之间的穿通电压降低的缺陷。 本技术方案通过将形成的离子掺杂区与相邻存储器阵列的字线之间设计具有间
隔，可以最小化形成离子掺杂区对存储器阵列边缘的接触孔区域附近的位线产生影响。 本技术方案通过在形成离子掺杂区的时候注入的角度选定为90。或者倾向于位
线方向角度低于10° ，扩大了离子注入时候的工艺窗口，从而加大了工艺稳定性。
图1是存储器结构的俯视图； 图2是部分形成的存储器结构的立体图； 图3是现有技术的另一种存储器结构的俯视图； 图4是本发明的防止位线之间穿通电压降低的方法的流程示意图；
图5是本发明的存储器结构的俯视图； 图6A、图7A、图8、图9A、图9B、图10是本发明的形成存储器的沿图5中剖面线 A-A'方向的截面示4
图6B、图7B是本发明的形成存储器的沿图5中剖面线B_B'方向的截面示图；
图11是分别对现有技术和本发明形成的存储器的靠近位线接触孔附近位线的穿 通电压测试结果； 图12是分别对现有技术和本发明形成的存储器的写入时间的测试结果。
具体实施例方式
本发明通过在相邻存储器阵列内的最接近的字线之间的区域形成与源/漏极导 电类型相反的离子掺杂区，加大了离子掺杂区的半导体衬底内的掺杂浓度，与半导体衬底 内位线之间的电阻加大，从而避免了现有技术的位线接触孔区域出现漏电流通道从而使相 邻位线之间的穿通电压降低的缺陷。 以下通过依据附图详细地描述具体实施例，上述的目的和本发明的优点将更加清 楚 本发明首先提供一种防止存储器的位线之间穿通电压降低的方法，参照图4，包 括执行步骤S11，提供半导体衬底，所述半导体衬底内形成有字线；执行步骤S13，在相邻 存储器阵列内的最接近的字线之间的区域形成离子掺杂区，所述离子掺杂区的导电类型与 形成于半导体衬底内的源/漏极的导电类型相反。 所述离子掺杂区与相邻存储器阵列内的字线之间具有间隔。 所述离子掺杂区通过离子注入形成，注入剂量的数量级范围为1E12至1E13/cm2。
所述注入离子的角度为90。或者沿垂直于半导体衬底方向并向位线方向倾斜不 超过IO。。 下面结合附图对上述技术方案加以详细说明，首先参照图5，给出本发明的存储器 结构的俯视图(图5中包括两个存储器阵列)即存储器的布局图，包括字线101、位线102、 以及位于相邻存储器阵列之间的位线接触孔103，所述接触孔103采用交错排列布局。
本申请的发明人发现在位线接触孔103附近的位线之间容易出现穿通电压降低 的情况。经过进一步的研究发现，该穿通电压降低是由于在位线接触孔103附近出现漏电 流通道所致。 于是本申请的发明人提出通过在相邻存储器阵列内的最接近的字线之间的区域 (如图5中虚线框104)形成离子掺杂区，即在存储器阵列边缘的位线接触孔区域附近形成 与半导体衬底内的源/漏极的导电类型相反的离子掺杂区来防止接触孔附近出现位线之 间穿通电压降低的技术方案。 上述技术方案基于本申请的发明人的以下理论产生相邻存储器阵列之间具有浅 沟槽隔离结构，由于存储器的各个单元位于半导体衬底内的掺杂阱内(比如，n型存储器形 成于P型阱内；P型存储器位于n型阱内)，由于在靠近浅沟槽隔离区域的掺杂阱内的离子 (比如硼离子或者磷离子)会扩散入浅沟槽内，从而使浅沟槽附近的掺杂阱内的掺杂离子 浓度降低，于是会在半导体衬底内的靠近存储器阵列边缘区域即相邻存储器阵列之间的位 线接触孔区域出现漏电流通道，降低相邻位线之间的穿通电压。 为了更详细说明本发明的技术方案，下面分别以沿剖面线A-A'和B-B'方向的截 面示图加以详细说明。 首先参照图6A，为沿图5中剖面线A-A'方向的截面示图，包括半导体衬底100，
5位于半导体衬底100内的位线102，所述位线由半导体衬底内的源或漏极构成；位于半导体 衬底100上的栅堆叠结构，其中包括由氧化层-氮化层-氧化层(ONO)构成的栅介电层和多 晶硅栅极(未标记)；位于多晶硅栅极上的字线104，所述字线101通常采用多晶硅制作；位 于字线101和栅堆叠结构两侧的间隙壁(未标记)；位于半导体衬底100内的虚线框103'， 表示为待形成位线接触孔位置。 图6B为沿图5中剖面线B-B'方向的截面示图，其对应标记与图6A中对应相同， 在此不用加以详述。 参照图7A，在半导体衬底100上形成光刻胶层105，接着，对光刻胶层105进行图
形化，暴露出图5中的离子掺杂区104的范围，其余地方采用光刻胶层105保护住。 本发明的目的是在相邻存储器阵列的最接近字线之间的区域形成离子掺杂区，此
区域通常不应与位线区域相重叠，但是由于现有的工艺的限制，无法达到该精确度，因此本
发明形成的离子掺杂区也覆盖了部分位线范围，但是由于位线的掺杂浓度通常大于该离子
掺杂区的浓度的三个数量级以上，因此该重叠区域不会影响到半导体器件的性能，在此特
别加以说明。 图7B为沿图5中剖面线B-B'方向的截面示图，其对应标记与图7A中对应相同， 在此不用加以详述。 参照图8，在相邻存储器阵列的最接近字线之间的区域形成离子掺杂区104，所述 离子掺杂区104的导电类型与形成于半导体衬底100内的源/漏极的导电类型相反，所述 离子掺杂区104与相邻存储器阵列的最接近字线之间具有间隔。所述形成的离子掺杂区 104的深度根据产生漏电流的位置有关，若产生的漏电流位于半导体衬底100的表面，则形 成的离子掺杂区104的深度可以较浅，比如可以浅于位线102的深度，若产生的漏电流较 深，比如深于位线102的深度，则形成的离子掺杂区104的深度可大于位线102的深度，本 实施例中，所述离子掺杂区104的深度大于位线102的深度，如图8所示，在此不应过分限 制本发明的保护范围。 所述离子掺杂区104通过离子注入形成，注入剂量的数量级范围为1E12至1E13/ cm2。在该剂量下，形成的离子掺杂区104的浓度的数量级为1E17至1E18/cm3。
若所述半导体衬底内的源/漏极为n型，即存储器为n型，所述注入离子为硼离 子、氟化硼或者铟离子，所述注入硼离子的能量范围为10至20KeV、注入氟化硼的能量范围 为40至80KeV、注入铟离子的能量范围为100至200KeV。 若所述半导体衬底内的源/漏极为p型，即存储器为p型，所述注入离子为磷离子 或者砷离子，所述注入磷离子的能量范围为35至70KeV、所述注入砷离子的能量范围为75 至150KeV。 这里需要注意的是，注入的离子的能量范围影响注入的形成的离子掺杂区的深
度，因此也与产生的漏电流的深度有关，在实际半导体工艺中可以根据产生的漏电流的深
度灵活选取注入的离子的能量范围，在此不应过分限制本发明的保护范围。 所述注入离子的角度为90。或者沿垂直于半导体衬底IOO方向并向位线方向倾
斜不超过IO。。在图8中给出的示意图是表示注入离子的角度为90。。 作为一个具体实施例，所述注入离子为硼离子，所述注入硼离子的剂量为3E13/
cm、注入的离子的能量范围为15KeV，注入的角度为90。。
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进行离子注入之后，去除光刻胶层105。 本发明通过在相邻存储器阵列内的最接近的字线之间的区域形成与源/漏极导 电类型相反的离子掺杂区104，加大了离子掺杂区104的掺杂浓度，与半导体衬底100内的 位线102之间的电阻加大，从而避免了现有技术的位线接触孔103区域出现漏电流通道从 而使相邻位线102之间的穿通电压降低的缺陷。 所述注入离子的角度还可以为沿垂直于半导体衬底100并向位线方向倾斜不超 过10° 。 作为一个实施例，所述注入角度可以为沿垂直于半导体衬底100并向位线方向倾 斜6° ，但是在注入的时候需要将注入两次，参照图9A和9B，从而可以扩大离子注入时候的 工艺窗口，加大工艺稳定性。 进行上述离子注入之后，在半导体衬底100内形成离子掺杂区104。 在上述离子注入步骤中，沿图5中剖面线B-B'方向的截面示图类似于6B中的示
意图，因此在此未加提供。 参照图IO，形成离子掺杂区104之后，在半导体衬底IOO上形成层间介质层106， 所述层间介质层106可以为掺硼的硅酸盐玻璃(BSG)、掺磷的硅酸盐玻璃(PSG)、掺磷硼的 硅酸盐玻璃(BPSG)、掺氟的硅酸盐玻璃(FSG)等绝缘性物质，所述形成层间介质层106为本 领域技术人员公知技术，在此不加详述。 接着，在层间介质层106内形成接触孔103，所述接触孔103用于将位线102引 出，形成所述接触孔103的工艺包括首先在层间介质层106内形成开口暴露出半导体衬底 IOO，接着向开口内填充导电物质，使之与位线102电性连接。 当然，实际的形成半导体存储器的工艺还包括将字线引出以及形成一些外围电路 等工艺，该技术为本领域人员公知技术，在此不加叙述。 经过上述工艺形成本发明的半导体存储器，参照图IO，包括半导体衬底IOO，所 述半导体衬底100内形成有字线101 ;离子掺杂区104，位于相邻存储器阵列的最接近字线 之间的区域，所述离子掺杂区104的导电类型与形成于半导体衬底100内的源/漏极(即 位线102)的导电类型相反。 所述离子掺杂区104与相邻存储器阵列的字线之间具有间隔。 本发明采用美国的安捷伦(agilent)公司的型号为4156的半导体参数测试仪测
试了存储器的靠近位线接触孔的位线之间的穿通电压(VPT)，结果如图ll所示，图11中I代
表未加入离子掺杂区的、II代表采用90°注入角形成离子掺杂区的、III代表采用沿垂直
于半导体衬底并向位线方向倾斜IO。注入形成离子掺杂区的，其穿通电压VpT分别为2.3、
2.8、3. 2V，可以看出，经过本发明的形成离子掺杂区之后，穿通电压最低提高了 21%，更为
优选的是采用沿垂直于半导体衬底并向位线方向倾斜一定角度的注入方案，其穿通电压提
高了28%。说明本发明的形成离子掺杂区有助于防止位线接触孔之间的漏电流通道导致出
现穿通电压降低的现象。 本发明还采用台湾的克瑞丹斯(Credence)公司的型号为PK2的闪存器件的测试 系统测试了采用现有技术和本发明技术形成的存储器的写入时间，请参照图12，图12中横 坐标表示存储器的个数，纵坐标表示写入时间(Time)，其中曲线I、II代表现有技术的写入 时间曲线、曲线III、IV代表本发明的写入时间曲线，可以看出，在曲线I和I1中，位于存储器阵列之间具有位线接触孔附近的存储单元内的写入时间升高，这会导致该存储单元的相 应速度过慢，对其它共用同一个位线的存储单元产生影响，干扰其状态，从而出现判断失误 的现象，而在曲线III和IV中没有这种现象，而且曲线III和IV的变化趋势以及数量级差 不多，说明本发明的形成的存储器的性能比较稳定，进一步证实了采用本发明的技术方案 可以防止位于位线接触孔附近的位线之间出现穿通电压降低的现象。 虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术 人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应 当以权利要求所限定的范围为准。
权利要求
一种防止存储器的位线之间穿通电压降低的方法，包括提供半导体衬底，所述半导体衬底上形成有字线；在相邻存储器阵列内的最接近的字线之间的区域形成离子掺杂区，所述离子掺杂区的导电类型与形成于半导体衬底内的源/漏极的导电类型相反。
2. 根据权利要求1所述的防止存储器的位线之间穿通电压降低的方法，所述离子掺杂 区与相邻存储器阵列的字线之间具有间隔。
3. 根据权利要求1所述的防止存储器的位线之间穿通电压降低的方法，所述离子掺杂 区通过离子注入形成，注入的剂量的数量级范围为1E12至1E13/cm2。
4. 根据权利要求3所述的防止存储器的位线之间穿通电压降低的方法，所述注入离子 为硼离子、氟化硼或者铟离子，所述注入硼离子的能量范围为10至20KeV、注入氟化硼的能 量范围为40至80KeV、注入铟离子的能量范围为100至200KeV。
5. 根据权利要求3所述的防止存储器的位线之间穿通电压降低的方法，所述注入离子 为磷离子或者砷离子，所述注入磷离子的能量范围为35至70KeV、所述注入砷离子的能量 范围为75至150KeV。
6. 根据权利要求1至5中任一项所述的防止存储器的位线之间穿通电压降低的方 法，所述注入离子的角度为90° 、或者沿垂直于半导体衬底方向并向位线方向倾斜不超过 10° 。
7. —种半导体存储器，包括 半导体衬底，所述半导体衬底内形成有字线；离子掺杂区，位于相邻存储器阵列内的最接近的字线之间的区域，所述离子掺杂区的 导电类型与形成于半导体衬底内的源/漏极的导电类型相反。
8. 根据权利要求7所述的半导体存储器，所述离子掺杂区与相邻存储器阵列内的字线 之间具有间隔。
9. 根据权利要求8所述的半导体存储器，所述离子掺杂区通过离子注入形成，注入剂 量的数量级范围为1E12至1E13/cm2。
10. 根据权利要求9所述的半导体存储器，所述注入离子为硼离子、氟化硼或者铟离 子，所述注入硼离子的能量范围为10至20KeV、注入氟化硼的能量范围为40至80KeV、注入 铟离子的能量范围为100至200KeV。
11. 根据权利要求9所述的半导体存储器，所述注入离子为磷离子或者砷离子，所述注 入磷离子的能量范围为35至70KeV、所述注入砷离子的能量范围为75至150KeV。
12. 根据权利要求7至11中任一项所述的半导体存储器，所述注入离子的角度为 90° 、或者沿垂直于半导体衬底方向并向位线方向倾斜不超过10° 。
全文摘要
一种防止位线之间穿通电压降低的方法及半导体存储器，其中，所述防止位线之间穿通电压降低的方法包括提供半导体衬底，所述半导体衬底内形成有字线；在相邻存储器阵列内的最接近的字线之间的区域形成离子掺杂区，所述离子掺杂区的导电类型与形成于半导体衬底内的源/漏极的导电类型相反。本发明通过在相邻存储器阵列内的最接近的字线之间的区域形成离子掺杂区，进一步加大了离子掺杂区的半导体衬底内的掺杂浓度，与半导体衬底内位线之间的电阻加大，从而避免了现有技术的位线之间穿通电压降低的缺陷。
文档编号H01L27/115GK101728331SQ20081020179
公开日2010年6月9日 申请日期2008年10月24日 优先权日2008年10月24日
发明者司伟, 杨帆, 林竞尧, 王培仁, 衣冠君, 闫锋 申请人:中芯国际集成电路制造(上海)有限公司