专利名称：控制源/漏结电容的方法和pmos晶体管的形成方法
技术领域：
本发明涉及半导体工艺，特别是涉及一种控制源/漏结电容的方法和PMOS晶体管的形成方法。
背景技术：
在当今超大规模集成电路(VLSI)技术中，工作速度和功耗是衡量系统性能的两
大关键参数。特别是对于便携式电子设备来说，为了省电，系统功耗要求越低越好。 一种提
高系统工作速度同时又降低系统功耗的方法是减少芯片的各晶体管的输出负载。 以金属氧化物半导体场效应晶体管(MOSFET)为例，在晶体管的形成工艺中，由于
源/漏(S/D)注入和阱/阈值电压(well/threshold)注入会在晶体管的源/漏区域形成
结(junction)，由此形成了寄生负载电容(即结电容)，例如，在图l所示的互补金属氧化
物半导体(CMOS)反相器的输出端OUT即形成有结电容CjO。 晶体管的源/漏结电容直接影响了系统的工作速度和功耗，减小源/漏结电容可以提高工作速度并且降低功耗。进一步，随着源/漏结电容的减小，结漏电流也随之减小，进而使得功耗进一步地降低。 目前，在集成电路的制造工艺中，对于晶体管的源/漏结电容都有严格的要求，因此，需要使用有效的方法来减小晶体管的源/漏结电容，以将源/漏结电容控制在要求的范围内。 在申请号为03136988. X、200610004329. 0、200610116470. X等中国发明专利申i青中可以找到一些与减小源/漏结电容有关的方法。
发明内容
本发明解决的问题是，提供一种控制源/漏结电容的方法和PMOS晶体管的形成方法，以减小晶体管的源/漏结电容。 为解决上述问题，本发明实施方式提供一种控制源/漏结电容的方法，包括进行
第一离子注入形成源/漏扩展区和进行晕环注入，所述晕环注入的区域包围所述源/漏扩
展区，通过调节所述晕环注入的离子、能量和剂量控制所述晶体管的源/漏结电容。 可选的，所述晶体管的源/漏结电容根据下述关系控制在所述晕环注入的离子
确定的情况下，所述源/漏结电容随注入的能量和剂量的增大而减小。 可选的，所述晕环注入的离子为磷离子，注入的能量范围为20至26KeV、剂量范围
为2. 5E13至5E13/cm2。 可选的，所述晕环注入的角度范围为20至30度。 可选的，在晕环注入后，还包括进行第二离子注入形成源/漏极。 可选的，所述第二离子为硼离子，所述第二离子注入的能量为5KeV、剂量范围为
6E13至7E13/cm2。 可选的，所述第二离子为硼离子，所述第二离子注入的能量范围为6至7KeV、剂量范围为3E13至5E13/cm2。 为解决上述问题，本发明实施方式还提供一种PM0S晶体管的形成方法，包括下述 步骤 提供半导体衬底，所述半导体衬底包括待形成的PMOS晶体管的沟道区；
在所述沟道区内进行阈值电压注入调整PMOS晶体管的阈值电压；
在半导体衬底上形成PMOS晶体管的栅极结构； 进行第一离子注入形成源/漏扩展区和进行晕环注入，所述晕环注入的区域包围 所述源/漏扩展区，通过调节所述晕环注入的离子、能量和剂量控制所述PMOS晶体管的源 /漏结电容； 在所述栅极结构两侧形成侧墙； 进行第二离子注入形成PMOS晶体管的源/漏极。 上述技术方案通过调节晕环注入的离子、能量和剂量可以产生杂质补偿效应，并 利用杂质补偿效应来优化晶体管的源/漏结电容，以将结电容控制在预定要求的范围内。
图1是在CMOS反相器的输出端形成有结电容的电路示意图； 图2是在晕环注入的离子为磷离子时，PMOS晶体管的源/漏结电容随晕环注入的 能量和剂量变化的趋势图； 图3是在晕环注入的离子为砷离子时，PMOS晶体管的源/漏结电容随晕环注入的 能量和剂量变化的趋势图； 图4是晕环注入的离子为磷离子时所得到的杂质浓度的变化趋势图； 图5是晕环注入的离子为砷离子时所得到的杂质浓度的变化趋势图； 图6是本发明实施方式的控制源/漏结电容的方法的流程图； 图7是本发明实施方式的PMOS晶体管的形成方法的流程图； 图8至14是本发明实施方式的PMOS晶体管的形成方法的结构示意图。
具体实施例方式
本发明实施方式在晶体管的形成工艺中，通过调节晕环注入(Halolmplant)的离 子、能量和剂量来减小晶体管的源/漏结电容，以将结电容控制在预定要求的范围内。
在晶体管的形成工艺中，Halo注入主要是用于防止穿通(p皿ch though,即源漏的 耗尽层连通)和短沟道效应(short channel effect)。对于PMOS晶体管而言，Halo注入 的离子为n型离子，例如磷(P)离子、砷(As)离子；对于NM0S晶体管而言，Halo注入的离 子为P型离子，例如硼(B)离子、铟(In)离子。通常认为，增大Halo注入的能量和/或剂 量，晶体管的源/漏结电容会增大，但发明人通过仿真(Simulation)发现，晶体管的源/漏 结电容并不一定随着能量和/或剂量增大而增大。 以PM0S晶体管为例，请参考图2和图3，其是用Synopsys公司的SProcess和 SDevice软件仿真得到的PM0S晶体管的源/漏结电容Cj0与Halo注入的离子、能量和剂量 变化的趋势，所述Halo注入的角度为30度。 图2中，实线Lll和L12表示注入的离子为磷离子，注入剂量分别为2. 5E13/cm2和5E13/cm2 ;图3中，虚线L21和L22表示注入的离子为砷离子，注入剂量分别为2. 5E13/cm2 和5E13/cm2。 如果注入的离子为磷离子，从图2可以看到，随着注入剂量的增大，结电容Cj0减 小；在注入剂量为2. 5E13/cm2时，随着注入能量的增大，结电容Cj0减小；在注入剂量为 5E13/cm2时，随着注入能量的增大，结电容Cj0先减小，然后增大。 而如果注入的离子为砷离子，如图3所示，在注入能量和剂量在一定范围内时，随 着注入能量和剂量的增大，结电容Cj0的基本不变或者变化较小，也就是说，注入能量和剂 量对结电容CjO的影响不大。 因此，选择Halo注入的离子以及适当地选取注入的能量和剂量范围，可以优化晶 体管产生的源/漏结电容CjO，即将结电容CjO控制在预定要求的范围内，并且，在此能量和 剂量范围内，结电容CjO基本上是随着能量和剂量的增大而减小的。 表1可以说明上述图2和3的仿真结果是可信的，表1中，注入条件为 A40K4E13T30+P20K1E13T20表示Halo注入分为两道工艺，一是注入的离子为砷离 子、注入能量为40KeV、注入剂量为4E13/cm^注入角度为30度，二是注入的离子为 磷离子、注入能量为20KeV、注入剂量为1E 13/cm^注入角度为20度；注入条件为 A40K4E13T30+P20K2E13T20表示Halo注入分为两道工艺， 一是注入的离子为砷离子、注入 能量为40KeV、注入剂量为4E13/cm^注入角度为30度，二是注入的离子为磷离子、注入能 量为20KeV、注入剂量为2E 13/cm^注入角度为20度。
表1
CjO(fF4im八2)Halo注入的条^f牛A40K4E13T30+ P20K1E13T20A40K4E13T30+ P20K2E13T20
软件仿真结果0.960.95
样品实际测量结果0.980.97 从表1可以看到，利用软件进行仿真得到的结果和对样品的进行测量得到的实际 结果非常接近。 适当地控制Halo注入的条件，可以产生杂质补偿效应(DCE， DopingCompensation Effect)。下面结合
DCE，图4和图5是用Synopsys公司的SProcess软件仿真得 到的，其中，图4是Halo注入的离子为磷离子时所得到的杂质浓度的变化趋势图；图5是 Halo注入的离子为砷离子时所得到的杂质浓度的变化趋势图。 图4禾P 5中，线L41和线L51是受主杂质浓度(AD， Acc印tor DopingConcentration)，线L42、 L43、 L44、 L45和L52、 L53、 L54、 L55是不同能量和剂量 下得至U的施主杂质浓度(Donor Doping Concentration);净掺杂浓度(ND， Net Doping Concentration)与受主杂质浓度和施主杂质浓度的关系是ND = |DD_AD|。对于PMOS晶体 管，受主杂质是P型离子(源漏离子)注入形成的，施主杂质是n型离子(包括阈值电压 (Vt)、阱和HalQ)注入形成的。
影响结电容的是PN结两边(即p区和n区)的净掺杂浓度，如果两边的净掺杂浓 度都高则结电容大，如果两边的净掺杂浓度都低则结电容小。对于PMOS晶体管， 一般只关 注施主杂质浓度在PN结的大小，因为p区的p型离子注入形成的受主杂质浓度远高于n型 离子注入形成的施主杂质浓度，所以要降低结电容就只能降低n区的净掺杂浓度(即施主 杂质浓度)， 一般来说，降低n区的施主杂质浓度也会降低p区的施主杂质浓度，由此p区的 净掺杂浓度会增加，但由于P区的净掺杂浓度增加得不多，而n区的净掺杂浓度降低得多， 因此净掺杂浓度总体上会降低，进而结电容就会降低。但是，在特定的注入条件下，如果增 加P区的施主杂质浓度，同时控制n区的施主杂质浓度不增加或不增加太多，那么净掺杂浓 度总体上会降低，进而结电容就会降低，这就是所谓的DCE。所述特定的注入条件是指注入 特定的离子，并且注入的能量、剂量在特定的范围内。图4所示净掺杂浓度的曲线反映了 DCE，图中，各曲线的拐点(即PN结)的左边为p区，右边为n区，可以看到p区的净掺杂浓 度随能量和剂量的增加而降低，n区的净掺杂浓度随能量和剂量的增加而基本不变，因此净 掺杂浓度总体上随能量和剂量的增加会降低。而在图5中，p区的净掺杂浓度随能量和剂 量的增加而几乎没有变化，n区的净掺杂浓度随能量和剂量的增加也几乎没有变化，因此净 掺杂浓度总体上随能量和剂量的增加也几乎不受影响。 应用上述的DCE，本发明实施方式的控制源/漏结电容的方法如图6所示，包括
步骤Sll，进行第一离子注入形成源/漏扩展区； 步骤S12，进行Halo注入，所述Halo注入的区域包围所述源/漏扩展区，通过调节 所述Halo注入的离子、能量和剂量控制所述晶体管的源/漏结电容。也就是说，适当地选 择注入的离子、能量和剂量，以将晶体管的源/漏结电容控制在预定要求的范围内。另外， 上述步骤Sll和S12的顺序可以互换，即，也可以先进行Halo注入，再进行第一离子注入。
所述晶体管的源/漏结电容根据下述关系控制在所述Halo注入的离子确定的情 况下，所述源/漏结电容随注入的能量和剂量的增大而减小。 在一个实施例中，参考图2，对于PMOS晶体管，如果要求结电容Cj0小于约 1. 10fF/ m2，根据上述关系，可以选择Halo注入的离子为磷离子，注入的能量范围为20至 26KeV、剂量范围为2. 5E13至5E13/cm2，也就是图2所示的区域AO的范围。 一般来说，所述 Halo注入的角度范围为20至30度。另夕卜，对于NM0S晶体管，同样也可以选择合适的Halo 注入的离子、能量和剂量范围，以将源/漏结电容Cj0控制在预定要求的范围内。
如果结合晶体管的Halo注入和源漏注入的条件，可以得到更好的效果，即可以更 好地对源/漏结电容进行优化。所述晶体管的源漏注入包括在晕环注入后，进行第二离子 注入形成源/漏极。在一个实施例中，所述第二离子为硼离子，注入的能量为5KeV、剂量范 围为6E13至7E13/cm2 ;在另一个实施例中，所述第二离子为硼离子，所述第二离子注入的 能量范围为6至7KeV、剂量范围为3E13至5E13/cm2。 根据上述控制源/漏结电容的方法，本发明实施方式的PMOS晶体管的形成方法如 图7所示，包括 步骤S21，提供半导体衬底，所述半导体衬底包括待形成的PM0S晶体管的沟道区；
步骤S22，在所述沟道区内进行Vt注入调整PM0S晶体管的阈值电压；
步骤S23，在半导体衬底上形成PM0S晶体管的栅极结构； 步骤S24，进行第一离子注入形成源/漏扩展区和进行Halo注入，所述Halo注入的区域包围所述源/漏扩展区，通过调节所述Halo注入的离子、能量和剂量控制所述PM0S 晶体管的源/漏结电容； 步骤S25，在所述栅极结构两侧形成侧墙(Spacer);
步骤S26，进行第二离子注入形成PM0S晶体管的源/漏极。
下面结合图7和图8至14对上述各步骤做进一步地说明。 请参考图7和图8，执行步骤S21 ，提供半导体衬底10，所述半导体衬底包括待形成 的PM0S晶体管的沟道区100。 请参考图7和图9，执行步骤S22，在所述沟道区100内进行Vt注入调整PM0S晶 体管的阈值电压。所述Vt注入的离子、能量和剂量使晶体管的阈值电压满足预定的要求。
请参考图7和图10，执行步骤S23，在半导体衬底10上形成PM0S晶体管的栅极 结构，所述栅极结构包括栅介质层11和栅极12。在半导体衬底上生长氧化层，所述氧化层 作为PM0S晶体管的栅介质层11 ;在所述栅介质层11上沉积多晶硅层，所述多晶硅层作为 PM0S晶体管的栅极12。 请参考图7和图11、图12，执行步骤S24，进行第一离子注入形成源/漏扩展区13 和进行Halo注入，所述Halo注入的区域包围所述源/漏扩展区。本实施例中，如图11所 示，先在半导体衬底10内进行第一离子注入形成低掺杂源/漏扩展区13，所述第一离子为 P型离子；然后进行Halo注入，形成如图12所示的包围所述源/漏扩展区13的Halo注入 区域130，所述Halo注入的角度范围为20至30度。在其它实施例中，也可以先进行Halo注 入，所述Halo注入的区域在要形成源/漏扩展区的区域，并且大于所述要形成源/漏扩展 区的区域；然后再进行第一离子注入形成源/漏扩展区，并且使得源/漏扩展区13被Halo 注入的区域所包围。 选择Halo注入的离子以及选取注入的能量和剂量范围可以根据下述关系来确 定在所述Halo注入的离子确定的情况下，所述源/漏结电容随注入的能量和剂量的增大 而减小。在一个实施例中，所述Halo注入的离子为磷离子，磷离子注入的能量范围为20至 26KeV，例如，注入的能量可以为20KeV、22KeV、24KeV、26KeV等；磷离子注入的剂量范围为 2. 5E13至5E13/cm2，例如，注入的剂量可以为2. 5E13/cm2、3E13/cm2、3. 5E13/cm2、4E13/cm2、 4. 5E13/cm2、5E13/cm2等。 请参考图7和图13，执行步骤S25，在所述栅极结构两侧形成侧墙14。在栅介质层 11和栅极12的两侧形成侧墙14。 请参考图7和图14，执行步骤S26，进行第二离子注入形成PM0S晶体管的源/漏极 15、16。在半导体衬底10内进行第二离子注入形成重掺杂源区15、漏区16，所述第二离子为 P型离子。在一个实施例中，所述第二离子为硼离子，硼离子注入的能量为5KeV ;硼离子注 入的剂量范围为6E13至7E13/ci^，例如，注入的剂量可以为6E13/cm2、6. 2E13/cm2、6. 4E13/ cm2、6. 6E13/cm2、6. 8E13/cm2、7E13/cm2等。在另一个实施例中，所述第二离子为硼离子，硼 离子注入的能量范围为6至7KeV，例如，注入的能量可以为6KeV、6KeV、6. 5KeV、7KeV等；硼 离子注入的剂量范围为3E13至5E13/ci^，例如，注入的剂量可以为3E13/cm2、3. 5E13/cm2、 4E13/cm2、4. 5E13/cm2、5E13/cm2等。 本发明实施方式是通过调节Halo注入的条件(包括注入的离子、能量和剂量)来 优化晶体管的源/漏结电容。在其它的实施方式中，也可以结合Halo注入条件和其它离子注入条件，例如Vt注入的离子、能量和剂量，以此来优化晶体管的源/漏结电容。
上述技术方案通过调节晕环注入的离子、能量和剂量可以产生杂质补偿效应，杂 质补偿效应使得PN结两边的净掺杂浓度降低，因此，利用杂质补偿效应可以优化晶体管的 源/漏结电容，以将结电容控制在预定要求的范围内。 本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技 术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保 护范围应当以本发明权利要求所界定的范围为准。
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权利要求
一种控制源/漏结电容的方法，包括进行第一离子注入形成源/漏扩展区和进行晕环注入，所述晕环注入的区域包围所述源/漏扩展区，其特征在于，通过调节所述晕环注入的离子、能量和剂量控制所述晶体管的源/漏结电容。
2. 如权利要求1所述的控制源/漏结电容的方法，所述晶体管的源/漏结电容根据下 述关系控制在所述晕环注入的离子确定的情况下，所述源/漏结电容随注入的能量和剂 量的增大而减小。
3. 如权利要求1所述的控制源/漏结电容的方法，其特征在于，所述晕环注入的离子为磷离子，注入的能量范围为20至26KeV、剂量范围为2. 5E13至5E13/cm2。
4. 如权利要求1所述的控制源/漏结电容的方法，其特征在于，所述晕环注入的角度范 围为20至30度。
5. 如权利要求1所述的控制源/漏结电容的方法，其特征在于，在晕环注入后，还包括 进行第二离子注入形成源/漏极。
6. 如权利要求5所述的控制源/漏结电容的方法，其特征在于，所述第二离子为硼离 子，所述第二离子注入的能量为5KeV、剂量范围为6E13至7E13/cm2。
7. 如权利要求5所述的控制源/漏结电容的方法，其特征在于，所述第二离子为硼离 子，所述第二离子注入的能量范围为6至7KeV、剂量范围为3E13至5E13/cm2。
8. —种PMOS晶体管的形成方法，包括下述步骤提供半导体衬底，所述半导体衬底包括待形成的PMOS晶体管的沟道区； 在所述沟道区内进行阈值电压注入调整PMOS晶体管的阈值电压； 在半导体衬底上形成PMOS晶体管的栅极结构；进行第一离子注入形成源/漏扩展区和进行晕环注入，所述晕环注入的区域包围所述 源/漏扩展区；在所述栅极结构两侧形成侧墙； 进行第二离子注入形成PMOS晶体管的源/漏极，其特征在于，通过调节所述晕环注入的离子、能量和剂量控制所述PMOS晶体管的源/ 漏结电容。
9. 如权利要求8所述的PMOS晶体管的形成方法，所述晶体管的源/漏结电容根据下述 关系控制在所述晕环注入的离子确定的情况下，所述源/漏结电容随注入的能量和剂量 的增大而减小。
10. 如权利要求8所述的PMOS晶体管的形成方法，其特征在于，所述晕环注入的离子为 磷离子，注入的能量范围为20至26KeV、剂量范围为2. 5E13至5E13/cm2。
11. 如权利要求8所述的PMOS晶体管的形成方法，其特征在于，所述晕环注入的角度范 围为20至30度。
12. 如权利要求8所述的PMOS晶体管的形成方法，其特征在于，所述第二离子为硼离 子，所述第二离子注入的能量为5KeV、剂量范围为6E13至7E13/cm2。
13. 如权利要求8所述的PMOS晶体管的形成方法，其特征在于，所述第二离子为硼离 子，所述第二离子注入的能量范围为6至7KeV、剂量范围为3E13至5E13/cm2。
全文摘要
一种控制源/漏结电容的方法和PMOS晶体管的形成方法，所述控制源/漏结电容的方法包括进行第一离子注入形成源/漏扩展区和进行晕环注入，所述晕环注入的区域包围所述源/漏扩展区，通过调节所述晕环注入的离子、能量和剂量控制所述晶体管的源/漏结电容。所述方法可以优化晶体管的源/漏结电容，以将结电容控制在预定要求的范围内。
文档编号H01L21/335GK101728263SQ200810201780
公开日2010年6月9日 申请日期2008年10月24日 优先权日2008年10月24日
发明者施雪捷 申请人:中芯国际集成电路制造(上海)有限公司