专利名称：平面双栅晶体管存储单元的制作方法
技术领域：
本公开总体上涉及半导体器件，更具体而言，涉及具有存储单元的半导体器件。
背景技术：
动态随机存取存储器(DRAM)是通常被布置成存储单元的阵列(即行和列)的易失性存储器件，其中每个存储单元表示二进制数字(位)。期望的是使存储单元的尺寸最小化以实现高的位密度并减小器件的尺寸和成本。有时，DRAM存储单元技术的特征在于存储单元采用的晶体管的数目。例如，1T存储单元是仅包括单个晶体管的DRAM存储单元。期望减少存储单元中的晶体管的数目以使存储单元的尺寸最小化。 对于先进技术平台，诸如其中存储器存储单元的半节距是32nm的32nm平台，将需要先进技术来实现适当的性能。例如，某些1T DRAM存储单元使用具有双栅的晶体管，第一栅极与晶体管主体的第一表面接触且第二栅极与第二表面沟道接触。遗憾的是，现有ITDRAM双栅器件使用晶片的硅衬底作为背栅以形成浮体存储节点或使用背栅偏压来产生浮体存储节点。这些类型的器件具有低电荷存储和DRAM性能的有限控制。因此，需要一种增加电荷存储并改善数据保持的新结构和方法。
通过举例来说明本发明，并且本发明不受附图的限制，在附图中类似的附图标记
指示类似的元件。附图中的元件仅仅是为了简单和明了而示出且其不一定按比例绘制。 图1是用于制造适合于在先进技术DRAM器件中使用的一个晶体管存储单元的制
造工艺的一个实施例中的所选阶段的施主晶片的局部横截面图； 图2描绘图1之后的处理，其中形成覆盖施主晶片的空穴陷阱层； 图3描绘图2之后的处理，其中形成覆盖施主晶片的底栅电介质； 图4描绘图3之后的处理，其中形成覆盖施主晶片的底栅层； 图5是图4之后的处理，其中对底栅层进行图案化以形成底栅结构并相邻该底栅结构形成隔离结构； 图6描绘图5之后的处理，其中形成覆盖施主晶片的电介质层； 图7示出包括覆盖半导体层的电介质层的操作晶片(handle wafer)的局部横截
面图； 图8描绘其中将施主晶片的电介质层键合到操作晶片的电介质层以形成成品晶片的处理； 图9描绘图5之后的处理，其中将产品晶片劈裂(cleave)以形成覆盖底栅结构的晶体管主体层；以及 图10描绘图9之后的处理，其中在晶体管主体层中形成隔离区，形成覆盖底栅结构的顶栅结构，并在晶体管主体层中形成与顶栅结构对准的源极/漏极区。
具体实施例方式
—方面，公开了一种平面双栅(PDG)存储单元。PDG存储单元包括覆盖顶栅电介质的顶栅电极，所述顶栅电介质覆盖半导体主体，所述半导体主体覆盖底栅电介质，所述底栅电介质覆盖底栅电极。所述底栅电极可以覆盖掩埋氧化物层。所公开的存储单元在半导体主体的上表面或下表面附近包括电荷俘获层以存储改变器件的阈值电压的电荷。不同的阈值电压使得传感电路能够识别存储单元的至少两种状态，从而形成二元状态存储单元的基础。可以在底栅的表面附近形成所述电荷俘获层。该电荷俘获层可以包括适当的电介质材料或隔离导电球或其它结构。 另一方面，公开了一种制造存储单元的方法。所公开的制造技术的某些实施例包括在底栅层的表面上形成栅极电介质并随后在该栅极电介质上形成电荷俘获层。该电荷俘获层可以包括很多的浅电荷陷阱，例如适合于可去除地存储电荷的浅空心陷阱。电荷俘获层可以是绝缘体，例如氧化铝或氮化硅。在其它实施例中，所述空穴俘获层可以包括诸如硅的导电材料的隔离颗粒或纳米簇。然后形 成覆盖空穴俘获层和顶栅电介质的双栅晶体管的晶体管主体，并形成顶栅及相关的源极/漏极结构。 另一方面，公开了一种将所体现的半导体器件作为存储单元来操作的方法。该方法包括通过使覆盖顶栅电介质和半导体主体的顶栅电极偏压至第一顶栅写电压、使在半导体主体下面的底栅电介质下面的底栅电极偏压至第一底栅写电压、使横向地位于第一栅电极下面的半导体主体的晶体管沟道附近的漏电极偏压至第一漏极写电压、并使横向地位于晶体管沟道附近的源极端子偏压至地线来对存储单元进行写操作。该方法还包括通过使顶栅电极偏压至顶栅读电压、使底栅电极偏压至底栅读电压、使漏电极偏压至漏极读电压、并使横向地位于晶体管沟道附近的源极端子偏压至地线来对存储单元进行读操作。该方法还可以包括通过使顶栅电极偏压至第二顶栅写电压、使底栅电极偏压至第二底栅写电压、使漏电极偏压至第二漏极写电压、并使源极端子偏压至地线来在存储单元中写入第二值。公开的对存储单元进行写操作的方法包括将电荷存储在器件的电荷俘获层中。该电荷俘获层与半导体主体表面紧密接近且可以包括多个浅空穴陷阱。在使用浅空穴陷阱的NM0S实施例中，第一顶栅写电压约为0. 6V，第一底栅写电压约为-2. 0V，第一偶记写电压约为1. 8V，所述第二顶栅写电压约为l.OV，所述第二底栅写电压约为-O. 5V，且所述第二漏极写电压约为-1. 0V。顶栅读电压约为0. 6V，所述底栅读电压约为-1. 5V，且所述漏极读电压约为0. 2V。 现在参照图1至图IO，示出了强调适合于制造存储单元的制造工艺的一个实施例中的所选阶段的横截面图。所描绘的制造工艺实施例包括形成具有PDG晶体管的存储单元，所述PDG晶体管在底栅电介质中结合了电荷陷阱材料以改善最终得到的存储单元的存储特性。如图中所示，PDG晶体管的形成包括将在本文中称为施主晶片和操作晶片的两个晶片键合以形成成品晶片。施主晶片的处理在图1至图6中示出。操作晶片在图7中示出。将两个晶片键合以形成成品晶片在图8中示出。对成品晶片进行后续处理以形成存储单元在图9和图10中示出。 现在参照图l，示出了施主晶片101的局部横截面图。如图l所示，施主晶片101包括半导体层102。在本文所示的制造实施例中，半导体层102的多个部分将充当PDG晶体管的主体。
在某些实施例中，半导体层102是适合于在固态器件中使用的实质上单晶层的半导体材料。半导体层102可以例如是单晶硅层或一层另一种半导体，诸如砷化镓。半导体层102可以是施主晶片101的块体衬底层。在其它实施例中，半导体层102可以是绝缘体上硅(SOI)施主晶片101的活性层，其中半导体层覆盖掩埋氧化物(BOX)层(未示出)，其可以覆盖块体或衬底层(未示出)。在采用硅半导体层102的实施例中，半导体层102可以是未掺杂层、n形或P形掺杂层、或它们的组合。 现在参照图2，形成覆盖施主晶片101的半导体层102的电荷俘获层104。电荷俘获层104包括许多(a prevalence of)电荷陷阱。虽然俘获层104的电荷陷阱可以是空穴陷阱或电子陷阱且虽然电荷陷阱的特征可以在于深空穴陷阱(例如具有超过1.5eV的激活能的陷阱)或浅陷阱(即具有小于或等于1.5eV的激活能的陷阱)，但适用于NMOS晶体管存储单元的实施例采用具有许多浅空穴陷阱且更优选地具有以约0. 3eV或以下的激活能为特征的浅空穴陷阱的电荷俘获层104。在某些实施例中，电荷俘获层104中的浅电荷陷阱的密度超过指定阈值。在某些实施例中，存储陷阱密度的适当阈值约为1E12(1X1012)电荷陷阱/cm2。 在将NMOS PDG晶体管用于存储单元且其中电荷俘获层104被实现为促进最终将充当PDG晶体管中的底栅结构的结构的界面附近的空穴俘获的空穴陷阱层的实施例中，PDG的底栅界面附近的空穴俘获点的存在和分别地对PDG晶体管的两个栅极施加偏压的能力一起改善了 PDG晶体管将存储的电荷保持在晶体管主体中并从而改善数据保持的能力。另外，虽然最终得到的存储单元在需要存储单元的周期性刷新的意义上仍是动态的，但双栅实施方式的优点在于可以将不同的栅极用于读和存储操作，因此，从最终得到的存储单元读取数据可能是非破坏性操作，即不改变存储数据的操作。 在某些实施例中，电荷俘获层104包括或完全由氧化铝或氮化硅的单层或几个单层组成。在这些实施例中，可以用原子层沉积(ALD)工艺来形成电荷俘获层104。在其它实施例中，使用诸如掺杂或未掺杂硅或掺杂或未掺杂硅化合物的导电材料的离散球或结构来制造电荷俘获层104。此类离散球或结构在本文中可以称为纳米簇且纳米簇的硅实施方式可以称为硅纳米簇。可以直接在半导体主体102上或在形成纳米簇之前形成的薄硅氧化物或其它电介质膜上形成纳米簇。无论材料的实施方式如何，电荷俘获层104促进底栅与晶体管主体之间的界面附近的载流子的俘获。通过材料的适当使用和晶体管栅极的偏压，电荷俘获层104可充当PDG晶体管的NMOS实施方式中的空穴俘获层。 现在参照图3，形成覆盖半导体层102和电荷俘获层104的底栅电介质106。在某些实施例中，底栅电介质106是用众所周知的热氧化形成工艺形成的实质上按化学计量组成的二氧化硅(Si02)。在其它实施例中，底栅电介质106可以包括一种或多种替换电介质或由其组成。例如，底栅电极104在某些实施例中可以包括高k电介质，例如氧化铪或具有大于二氧化硅的介电常数的介电常数的任何其它适当材料，例如氮化硅。底栅电介质106的有效氧化物厚度是实现细节，但在某些实施例中在约1. 0至5. 0埃范围内。
转到图4，形成覆盖底栅电介质层104的底栅层108。如其名称所暗示的那样，底栅层108最终将充当所公开的PDG晶体管中的底部晶体管栅电极。底栅层108是导电层，该导电层可以是根据各种众所周知的多晶硅沉积技术中的任何一种形成的多晶硅(polysilicon)层，所述多晶硅沉积技术包括例如通过对硅烷或另 一种硅系物质
6(species)进行热分解而实现沉积。在底栅层108的多晶硅实施例中，多晶硅可以是轻掺杂或重掺杂的，和/或p型或n型掺杂，以实现期望的极性和导电性。在掺杂多晶硅实施例中，掺杂可以就地发生，或通过例如离子注入、扩散、或另一种适当技术来在沉积底栅层108之后发生。在其它实施例中，底栅层108可以包括多晶硅、a硅、a锗和/或金属或金属合金，例如W、 Ti、 Ta、 TiN、 TaSiN、以及硅化物、它们的组合、或另一种适当的金属，或者由上述来组成。底栅层108的厚度是实现细节，但在某些实施例中可以在约1000至1500nm范围内。 现在参照图5，已将底栅层108图案化以形成底栅电极lll且已将隔离区109形成为在底栅电极lll的任一侧横向地移置(displace)。如图5所示，将底栅层108图案化以形成底栅电极111可以包括传统光刻术和蚀刻处理以去除底栅层108的外面部分。然后可以例如通过非选择性地沉积低温氧化物(LTO)或其它适当的电介质材料并随后用选择性回蚀、化学机械抛光、另一种适当的平面化工艺、或它们的组合来将形貌(topography)平面化而形成隔离区109。在图5所描绘的实施例中，平面化处理得到包括底栅电极111的上表面和隔离区109的上表面的实质上为平面的表面。 现在参照图6，沉积覆盖底栅电极111和隔离区109的键合层110。键合层110是适合于将施主晶片101键合到另一晶片的材料。在某些实施例中，键合层110是化学汽相沉积的电介质，诸如基于TEOS的硅氧化物。如半导体制造领域的技术人员将认识到的那样，其它实施例可以使用不同的物质，通过热氧化、通过旋涂沉积旋涂玻璃(SOG)等来形成CVD硅氧化物。或者，键合层110可以是氮化硅、氧氮化硅或其它形式的电绝缘化合物。与键合层110的组成类似，键合层110的厚度是实现细节，但是可以在约20至50nm范围内。如图6所描绘的那样，施主晶片101准备好键合到操作晶片。 参照图7，示出适合于根据形成所公开的PDG晶体管的工艺的一个实施例与施主晶片101键合的操作晶片201。如图7所示，操作晶片201包括覆盖衬底202的键合层210。与施主晶片101的键合层110类似，操作晶片201的键合层210可以是包括热法形成的、CVD的、或旋涂沉积的硅氧化物化合物或由其组成的电介质层。在其它实施例中，键合层210可以是诸如氮化硅层或氧氮化硅层的替换电介质。在某些实施例中，处理晶片201的键合层210和施主晶片101的键合层IIO可以具有相同或基本相同的组成。在其它实施例中，两个键合层可以具有不同的组成。 衬底202将为其中形成有所公开的PDG晶体管存储单元的成品晶片提供机械支撑。衬底202可以包括一层或多层诸如硅的半导体材料、诸如硅氧化物的电介质材料、或诸如金属或金属化合物的导电材料。在某些实施例中，衬底202表示传统硅晶片的块体衬底。在其它实施例中，在图7所示的衬底的部分2021下面可以存在各种材料的多个层。
参照图8，如图6所示的施主晶片101被键合到如图7所示的操作晶片201以形成如图8所示的成品晶片301。如图8所示的施主晶片101的取向从图6所示的取向旋转180° ，使得施主晶片101已被翻转并键合到操作晶片201。在所描绘的实施例中，施主晶片101的键合层110被键合到操作晶片201的键合层210以形成成品晶片310中的掩埋氧化物层(BOX)层310。层110和210的键合可以包括热键合、压力键合、两者的组合、或另一种适当的晶片键合工艺。例如在授予Dao等人的题为Method of Forming a Transistorwith aBottom Gate ("形成具有底栅的晶体管的方法")的美国专利7， 141， 476中描述了包括晶片键合工艺的用于制造传统PDG晶体管的工艺。 现在转到图9，成品晶片301的半导体层102的一部分已被去除以形成半导体主体 302。在某些实施例中，半导体主体302的形成包括沿着半导体层102内的平面劈裂成品晶 片301。在此类实施例中，可以通过用半导体层102产生劈裂平面来促进或辅助劈裂处理。 在某些实施方式中，通过将一层电惰性或其它类型的物质离子注入到半导体层102中以便 在层102中产生具有很多断键的薄区来产生劈裂平面(未示出)。在这些实施例中，劈裂平 面的产生可以在各种阶段发生，但是在至少一个实施例中，在如先前相对于图2所述那样 在形成电荷俘获层104之前产生劈裂平面。在替换实施例中，可以通过或包括对半导体层 102进行回蚀和/或抛光来实现半导体主体302的产生。 在某些实施例中，由半导体层102形成的半导体主体302是单晶或基本上单晶的 硅。半导体主体302可以是本征或未掺杂半导体。或者，还可以用例如磷、砷、或硼的各种 物质来对半导体主体302进行注入或扩散以产生期望的功函数和/或导电性。半导体主 体302还可以包括例如锗或碳的物质，其形成引发与硅的化合物的应变以改变半导体主体 302的应力特性。可以均匀地或非选择性地将这些不同物质引入到半导体主体302中。或 者，可以使用例如传统光致抗蚀剂掩膜或硬掩膜来非选择性地将此类物质引入到半导体主 体302中。 如图9所示，半导体主体302具有底面303和顶面304。底面303与电荷俘获层 104接触和/或形成与电荷俘获层104的界面。顶面304将与下面描述的顶栅电介质接触 和/或形成与下面描述的顶栅电介质的界面。在DPG晶体管存储单元的全耗尽设计中，半 导体主体302的厚度可以在约50至100nm范围内。 现在转到图10，图9之后的处理已制造可操作PDG晶体管存储单元300。如图10 所示，半导体主体302的外面部分已被去除且隔离区150已经形成为在半导体主体302的 其余部分的任一侧横向地移置。另外，已通过形成覆盖半导体主体302的顶栅电介质层145 和覆盖顶栅电介质145的顶栅电极161来形成顶栅结构160。已在顶栅电极161的侧壁上 形成间隔结构166且已对半导体主体302进行处理以形成源极/漏极区168和扩展区164。 如图10所示，底栅电介质106在半导体主体302的底面303的下面且导电底栅电极108在 底栅电介质106的下面。 隔离区150可以包括以类似于形成隔离区109的方式形成的CVD硅氧化物或由其 组成。与底栅电介质106类似，顶栅电介质145可以包括热法形成的硅氧化物、包括高k电 介质材料的替换栅极电介质材料、或它们的组合，或者由它们来组成。顶栅电介质145的有 效氧化物厚度是实现细节，但是可以在1至5nm范围内。顶栅电介质145的有效氧化物厚 度、组成、以及介电常数与底栅电介质106的有效氧化物厚度、组成、以及介电常数无关。同 样地，那些参数的值可以与用于底栅电介质106的参数不同或相同。然而在所描绘的实施 例中，底栅电极111包括电荷俘获层104，而顶栅结构160不包括。替换实施例可以在两个 栅极电介质界面处或仅在顶栅电介质界面处结合电荷陷阱层。此外，在两个界面处均包括 电荷陷阱层的实施例中，各个层可以具有不同的材料且可以被设计为俘获相反类型的载流 子。 顶栅电极161是可以是传统掺杂多晶硅的或金属栅电极的导电电极。顶栅电极 161的组成、尺寸、功函数、及其它特性可以与底栅电极108不同或相同。在所描绘的实施例中，两个栅电极的长度(L)基本上相同且两个电极的侧壁相互对准。在其它实施例中，底 栅电极可以延伸超过顶栅所限定的边界，以便例如可以形成到底栅电极的接触。通过在已 对顶栅电极108进行图案化之后来产生区164和168来优选地使扩展区164和源极漏极区 168自对准至顶栅电极161。作为示例，可以在对顶栅电极161进行图案化之后但在形成间 隔层166之前形成扩展区164。然后可以通过以众所周知的方式沉积电介质的共形层并且 非各向同性地蚀刻沉积的层来在顶栅电极161的侧壁上形成通常由硅氧化物或另一电介 质制成的间隔结构166。在形成间隔层166之后，通过根据晶体管的类型离子注入硼、磷或 砷来将源极漏极区168形成为自对准至顶栅结构160 (包括间隔层166)。在NM0S实施方式 中，例如，PDG晶体管存储单元300包括在重n掺杂(n+)源极漏极区168与轻掺杂(n-)扩 展区164之间横向地移置的轻掺杂p型晶体管主体162。 所示的PDG晶体管存储单元300还包括电荷俘获层104。如前所述，电荷俘获层 104包括许多浅电荷陷阱，所述许多浅电荷陷阱可以包含空穴陷阱、电子陷阱、或两者的组 合。在适合用于NMOS存储单元实施方式的至少某些实施例中，电荷俘获层104的电荷陷阱 占主导地是空穴陷阱。在某些实施例中，可以相互独立地对底栅电极106和顶栅电极161 施加偏压。在这些实施例中，PDG晶体管存储单元300是还可以包括对衬底202施加偏压 的机构的四端子器件。在为了用于DRAM存储单元而设计的实施例中，可以对四个电极施加 偏压以实现如在图ll所描绘的功能表中所示的四个或更多功能。如图ll所示，可以对PDG 晶体管存储单元300施加偏压以根据存储单元的偏压来写入"1"、写入"0"、读取、或保持数 据。 通过使顶栅电极161偏压至顶栅1电压(VT1)、使底栅电极108偏压至底栅1电 压(VB1)、使源/漏电极168之一偏压至漏极1电压(VD1)、并使另一源/漏电极168偏压 至地线(0V)来写入"1"。虽然适合于VT1、VB1、和VD1的值根据具体实施方式
而定，但某些 NMOS实施例、即其中晶体管主体是p型半导体的实施例可以分别将VT1 、 VB1 、和VD1的额定 值指定为0. 6V、 -2. 0V、和1. 8V。施加于背栅108的负偏压在底栅电介质106与半导体主 体302之间的界面处产生空穴积聚，使得主体302充当电邻接但隔离的主体，即浮体。顶栅 电极161和漏电极168的偏压引起被注入到浮体302的热载流子的产生，这里，电荷俘获层 104的存在促进这些电荷的俘获，从而通过改变阈值电压对存储单元进行"编程"。
通过使得顶栅电极161偏压至顶栅0电压(VTO)、使底栅电极108偏压至底栅0电 压(VBO)、使漏电极168偏压值漏极0电压(VDO)、并使源电极168偏压至地线(0V)来写入 "0"。虽然适合于VTO、 VB0、和VDO的值根据具体实施方式
而定，但某些实施例可以分别将 VT0、VB0、和VD0的额定值指定为1. 0V、-0. 5V、和-1. 0V。晶体管沟道162与漏电极168之 间的正向偏置结产生被俘获并存储在主体302的俘获层104中的正电荷。
在读取模式中，向适当的端子施加读取模式电压，例如图ll所示的读取模式电 压，将存储单元的漏极电流与参考存储单元的电流相比较。所选存储单元的电流指示存储 单元的阈值电压，该阈值电压指示用负电荷还是正电荷对存储单元进行编程，并因此表示 存储单元被编程为"1"还是"0 "。 虽然公开内容参考特定的实施例，但对于得到本公开帮助的本领域的技术人员来 说显而易见的各种修改和变更将被涵盖在所公开和主张权利要求的主题的范围内。例如， 对诸如多晶硅的特定导电材料的提及将包括其它导电材料，诸如铝、铜、钽、钛等。同样地，对诸如二氧化硅的特定电介质的提及将包括替换电介质，诸如CVD硅氧化物化合物、氮化 硅化合物、以及氧氮化硅化合物。因此，应将说明书和附图视为说明性意义，而不是限制性 意义，且所有此类修改意图包括在本发明的范围内。本文相对于特定实施例所描述的任何 益处、优点、或问题的解决方案并不意图被理解为任何或全部请求保护的范围的关键、必 要、或本质特征或要素。 除非另有说明，诸如"第一"和"第二"等术语用来任意地区别此类术语所描述的 要素。因此，这些术语不一定意图指示此类要素的时间或其它优先次序。
权利要求
一种适合于用作存储单元的半导体器件，包括半导体主体，其具有顶面和底面；顶栅电介质，其覆盖所述半导体主体顶面；导电顶栅电极，其覆盖所述顶栅电介质；底栅电介质，其在所述半导体主体底面下面；导电底栅电极，其在所述底栅电介质下面；以及电荷俘获层，其包括多个浅电荷陷阱，覆盖所述半导体主体的顶面或在所述半导体主体的底面的下面。
2. 权利要求l的器件，其中，所述电荷俘获层包括选自由氧化铝、氮化硅、以及硅纳米簇所构成的组中的材料。
3. 权利要求l的器件，其中，所述电荷俘获层在所述底栅电介质与所述半导体主体的底面中间。
4. 权利要求l的器件，其中，所述半导体主体是实质上单晶的硅。
5. 权利要求l的器件，其中，所述顶栅电介质对于选自由有效氧化物厚度和材料所构成的特性组中的至少一种特性而言不同于所述底栅电介质。
6. 权利要求l的器件，其中，所述顶栅电极对于选自由厚度、材料、导电性、功函数、长度、以及宽度所构成的特性组中的至少一种特性而言不同于所述底栅电极。
7. 权利要求l的器件，还包括源极/漏极区，其在所述半导体主体的任一侧横向地移置并对准到所述顶栅电极；隔离区，其邻近于所述源极/漏极区；掩埋氧化物(BOX)层，其在所述底栅电极下面；以及半导体衬底，其在所述B0X层下面；其中所述电荷俘获层包括选自由氧化铝、氮化硅、和包括多个硅纳米簇的硅纳米簇层所构成的组中的俘获材料的层；所述电荷俘获层被设置为紧密接近所述底栅电介质与所述半导体主体之间的界面；所述顶栅电介质和所述底栅电介质包括选自由热法形成二氧化硅和高k电介质所构成的组中的至少一种材料；所述顶栅电极和所述底栅电极包括选自由多晶硅、a硅、a锗、W、Ti、Ta、TiN、TaSiN、以及硅化物所构成的组中的至少一种材料；以及所述半导体主体包括晶体硅。
8. —种半导体制造方法，包括以下步骤形成底栅电极；形成覆盖所述底栅电极的底栅电介质；形成电荷俘获层，其具有超过指定阈值的浅电荷陷阱密度，覆盖所述底栅电极；形成覆盖所述电荷俘获层的半导体主体；形成覆盖所述半导体主体的顶栅电介质；以及形成覆盖所述顶栅电介质的顶栅电极。
9. 权利要求8的方法，其中，形成所述底栅电极的步骤包括形成覆盖所述掩埋氧化物(BOX)层的底栅电极。
10. 权利要求8的方法，其中，所述底栅电极、所述底栅电介质、以及所述电荷俘获层被形成为覆盖施主晶片的半导体层，并且其中，所述方法还包括将所述施主晶片键合到操作晶片的步骤。
11. 权利要求10的方法，还包括在所述键合之后劈裂所述衬底的所述半导体层，其中，所述半导体主体包括劈裂部分的一部分。
12. 权利要求ll的方法，其中，所述半导体主体包括单晶硅。
13. 权利要求8的方法，其中，形成所述电荷俘获层的步骤包括形成选自由氧化铝和氮化硅所构成的组中的电介质的层。
14. 权利要求13的方法，其中，形成所述电荷俘获层的步骤包括通过原子层沉积来形成所述电荷俘获层。
15. 权利要求8的方法，其中，形成所述电荷俘获层的步骤包括形成硅纳米簇的层。
16. —种将半导体器件作为存储单元来操作的方法，包括以下步骤通过使覆盖顶栅电介质和半导体主体的顶栅电极偏压至第一顶栅写电压、使在所述半导体主体下面的底栅电介质下面的底栅电极偏压至第一底栅写电压、使横向地位于与所述第一栅电极下面的所述半导体主体的晶体管沟道相邻位置的漏电极偏压至第一漏极写电压、并使横向地位于与所述晶体管沟道相邻位置的源极端子偏压至地线来对存储单元进行写入；以及通过使所述顶栅电极偏压至顶栅读电压、使所述底栅电极偏压至底栅读电压、使所述漏电极偏压至漏极读电压、并使横向地位于与所述晶体管沟道相邻位置的源极端子偏压至地线来对所述存储单元进行读取，其中，所述写入包括将电荷存储在所述半导体器件的电荷俘获层中，并且其中，所述电荷俘获层与所述半导体主体表面紧密接近且包括多个电荷陷阱。
17. 权利要求16的方法，其中，所述写入包括写入第一值且还包括通过使所述顶栅电极偏压至第二顶栅写电压、使所述底栅电极偏压至第二底栅写电压、使所述漏电极偏压至第二漏极写电压、并使所述源极端子偏压至地线来在所述存储单元中写入第二值。
18. 权利要求16的方法，其中，所述多个电荷陷阱包括具有小于约0. 3eV的激活能和大于约1E12陷阱/cm2的密度的多个浅空穴陷阱。
19. 权利要求18的方法，其中，所述第一顶栅写电压约为0. 6V，所述第一底栅写电压约为-2. OV，所述第一漏极写电压约为1. 8V，所述第二顶栅写电压约为1. OV，所述第二底栅写电压约为-0. 5V，且所述第二漏极写电压约为-1. 0V。
20. 权利要求19的方法，其中，所述顶栅读电压约为0. 6V，所述底栅读电压约为-1. 5V，且所述漏极读电压约为0. 2V。
全文摘要
一种适合于用作存储单元的半导体器件(300)，包括具有顶面和底面的半导体主体(302)、覆盖所述半导体主体顶面(302)的顶栅电介质(145)、覆盖顶栅电介质(145)的导电顶栅电极(161)、在半导体主体(302)底面下面的底栅电介质(106)、在底栅电介质(106)下面的导电底栅电极(108)、以及电荷俘获层(104)。电荷俘获层(104)包括在半导体主体的顶面或底面附近包括多个浅电荷陷阱(104)。电荷俘获层(104)可以是氧化铝、氮化硅、或硅纳米簇。电荷俘获层(104)可以位于底栅电介质(106)与半导体主体(302)的底面之间。
文档编号H01L27/108GK101765915SQ200880100874
公开日2010年6月30日 申请日期2008年6月25日 优先权日2007年7月31日
发明者T·B·道, 布鲁斯·E·怀特, 沃恩-于·西恩 申请人:飞思卡尔半导体公司