专利名称：延迟电路的制作方法
技术领域：
本发明涉及一种延迟电路，并且更加具体地涉及一种用于在半导体集成电路中使
用的延迟电路。
背景技术：
在半导体集成电路(包括半导体存储器)中，将信号延迟想要的时间的延迟电路 用于调整信号的传播的时序。通常通过反相器、电阻元件、电容器元件等等构造延迟电路。 由于近年来半导体集成电路中的操作速度的提高，在延迟时间的调整中要求非常高的精 度。因此，需要以更高精度制造延迟电路以便于获得更加精确的延迟时间。此外，半导体集 成电路的微制造需要减少延迟电路的电路面积，并且抑制对金属限制的影响。
作为现有技术，日本专利特开No. 2002-94002公布一种半导体器件。该半导体器 件包括信号线，以及被连接至信号线的电容器元件和电阻元件。该半导体器件的特征在于 电阻元件的部分或者整体构造电容器元件的一部分。电容器元件和电阻元件用作延迟电 路。电容器元件可以是MIS电容。可以从用作MIS晶体管的栅极的布线层形成电阻元件。 可以从多晶硅层形成电阻元件。电容器元件的电容值和电阻元件的电阻值可以是物理上或 者电气上可变的。日本专利特开No. 2002-94002描述了通过半导体器件，能够减少延迟电 路的布局面积。 然而，通过发明人的研究已经发现日本专利特开No. 2002-94002的技术具有下述 问题。图1是示意性地示出日本专利特开No. 2002-94002的半导体器件的构造的示意性截 面图。在该技术中，扩散层112被提供在半导体衬底110上的阱111中，并且栅极布线层 (多晶硅层)113经由栅极绝缘膜115提供在扩散层112上。更加具体地，通过栅极布线层 113、栅极绝缘膜115以及扩散层112构造电容器元件(C)，并且通过栅极布线层113构造 的电阻元件(R)连续地构造延迟电路101。图2是示出图1的等效电路的电路图。在延迟 电路101中，C1能够从Rl充电并且将电放电到Rl，并且Cn能够从Rn充电并且将电放电到 Rn(n是自然数)。然而，C0充电到反相器INV1中的阻抗分量并且从反相器INV1中的阻抗 分量放电。更加具体地，反相器INV1中的晶体管与充电和放电有关。然而，在晶体管中，与 简单结构的通常电容器元件和电阻元件比较，由于电压、温度、生产误差等等的影响容易对 阻抗分量发生变化。因此，延迟电路101具有使延迟电路更加精确的困难，并且被认为具有 精度的问题。 此外，为了增强精度，电阻元件优选为其尺寸精度能够容易地实现的直线形状。 然而，日本专利特开No. 2002-94002的电阻元件(栅极布线层)是蛇形形状。因此，认为 难以实现高尺寸精度。此外，近年来，对于栅极布线层，使用多晶硅层和硅化物层的堆叠 层来替代只有一个多晶硅层。因此，可想到的是，将此种栅极布线层应用于日本专利特开 No. 2002-94002的电阻元件使电阻值变得太低。此外，如果金属布线耦合噪音处于延迟接触 点，那么出现误差。因此，当在延迟电路中使用金属布线时，在上层中出现限制金属布线的 使用的金属布线限制的问题。此外，在延迟电路中使用金属布线时，存在发生的噪音容易传播到金属布线的问题。 需要提供更加精确的延迟时间的延迟电路。要求下述延迟电路，其中电路面积减 少，并且要求抑制对金属限制的影响。需要其中噪音几乎不传播的延迟电路。
发明内容
在下文中将会通过使用在用于实施本发明的具体实施方式
中使用的附图标记和 字符描述用于解决问题的措施。通过加括号来添加附图标记和字符以阐明权利要求书和用 于实施本发明的具体实施方式
的描述的对应关系。然而，这些附图标记和字符不应被用于 解释在权利要求书中描述的本发明的技术范围。 本发明的延迟电路包括电阻元件(3)、电容器元件(4)、以及连接布线(6)。连接布 线(6)包括连接电阻元件(3)和电容器元件(4)的第一硅化物层(14a)。
在本发明中，使用第一硅化物层(14a)作为连接电阻元件(3)和电容器元件(4) 的布线，并且没有使用金属布线。更加具体地，电阻元件(3)、电容器元件(4)以及连接布线 (6)不具有任何金属布线。因此，在这些部件中，金属布线耦合噪音不处于延迟接触点上。 因此，能够抑制噪音的传播。另外，在它们的上层中能够使用金属布线，并且能够解除金属 布线限制。此外，能够通过堆叠在构造电阻元件(3)和电容器元件(4)的膜上形成第一硅 化物层(14a)。因此，不需要与在使用金属布线的情况中一样形成用于接触的区域，并且能 够减少电阻元件(3)和电容器元件(4)的面积。更加具体地，能够减少电路面积。此外，通 过连接布线(6)连接电阻元件(3)和电容器元件(4)，并且因此，单独地提供它们两者。因 此，认为通过在靠近输入的侧放置电阻元件(3)，并且通过在靠近输出的侧放置电容器元件 (4)，反相器中的晶体管很难与充电和放电有关。因此，能够使得延迟时间更加精确。更加 具体地，能够获得高精度的延迟电路。 通过本发明，能够获得具有更加精确的延迟时间的延迟电路。能够获得具有电路 面积被减少并且对金属限制的影响被抑制的延迟电路。能够获得其中噪音几乎不传播的延 迟电路。
图1是示意性地示出日本专利特开No. 2002-94002的半导体器件的构造的示意性 的截面图； 图2是示出图1的等效电路的电路图； 图3是示出根据本发明的实施例的延迟电路的构造的电路图；
图4A是示出根据本发明的实施例的延迟电路的构造的一个示例的顶视图；
图4B是示出根据本发明的实施例的延迟电路的构造的一个示例的截面图；
图5是示出根据本发明的实施例的延迟电路的构造的另一个示例的顶视图；以及
图6是示出根据本发明的实施例的半导体器件的示意图。
具体实施例方式
在下文中，将会参考附图描述根据本发明的实施例的延迟电路。图3是示出根据 本发明的实施例的延迟电路的构造的电路图。延迟电路1包括反相器2、电阻元件3、电容器元件4以及反相器5。 反相器2具有被连接至是信号的提供源的布线21的输入侧，并且具有被连接至是 信号的输出目的地的输出侧。通过金属布线示例布线21和23。电阻元件3具有被连接至 布线23的一端，和被连接至布线6的另一端。通过多晶硅层示例电阻元件3。通过硅化物 层(+多晶硅层)示例布线6。电容器元件4具有被连接至布线6和8的一端，和被埋在半 导体衬底IO(稍后将会进行描述)中并且接地的另一端。通过M0S(MIS)电容器示例电容 器元件4。与电阻元件3并联地提供电容器元件4。反相器5具有被连接至是信号的提供 源的布线8的输入侧，并且具有被连接至是信号的输出目的地的布线22的输出侧。通过硅 化物层(+多晶硅层)示例布线8。通过金属布线示例布线22。 在本实施例中，单独提供电阻元件3和电容器元件4，并且从输入侧开始按顺序连 接电阻元件3和电容器元件4。因此，在电阻元件3和电容器元件4之间执行充电和放电， 并且反相器中的晶体管被认为与充电和放电无关。因此，没有由于电压、温度、生产误差等 等的影响对阻抗分量发生变化，并且能够使延迟时间更加精确并且能够按照设计获得延迟 时间。也就是说，能够获得高精度的延迟电路。 图4A和图4B是示出根据本发明的实施例的延迟电路的构造的一个示例的示意 图。图4A是顶视图，并且图4B是沿着图4A中的线A至A'截取的截面图。
通过PM0S晶体管P-Trl和NM0S晶体管N-Trl构造反相器2。在PM0S晶体管P-Trl 中，源极侧扩散层18a被连接至是电源电压VDD的提供源的金属布线26，漏极侧扩散层18b 被连接至输出侧的金属布线23，并且栅极被连接至是信号的提供源的布线21。扩散层18a 和18b被提供在半导体衬底10的(阱11的)表面区域中。栅极具有经由栅极绝缘层15h 提供在半导体衬底10上的多晶硅层13h和硅化物层14h的堆叠结构。在NM0S晶体管N-Trl 中，源极侧扩散层19a被连接至是接地电压GND的提供源的金属布线27，漏极侧扩散层19b 被连接至输出侧的金属布线23，并且栅极被连接至是信号的提供源的布线21。扩散层19a 和1%被提供在半导体衬底10的表面区域中。栅极具有经由栅极绝缘层15h提供在半导 体衬底10的上方的多晶硅层13h和硅化物层14h的叠栅结构。在本发明中，反相器2的布 局构造不限于本示例。 金属布线23被连接至布线7的一端。通过被提供在半导体衬底10的上方的多晶 硅层13d(未示出)，和被提供在多晶硅层13d上的硅化物层14d构造布线7。通过钨硅化 物层示例硅化物层14d。布线7具有被连接至电阻元件3的另一端。信号被认为主要在具 有低电阻的硅化物层14d中流动。 通过被提供在半导体衬底10的上方的多晶硅层13c构造电阻元件3。电阻元件3 的一端被连接至布线7，并且另一端被连接至布线6。在同一层中连续地(一体地)形成多 晶硅层13c和布线7的多晶硅层13d。例如，基于电阻元件3要求的电阻值确定多晶硅层 13c的尺寸(膜厚度X宽度X长度)。然而，例如，通过与其它元件的关系设置多晶硅层 13c的电阻率。 在附图的示例中，在电阻元件3中，相互并行地放置矩形的两个多晶硅层13c，并 且通过内部布线9串行地连接这两个多晶硅层13c。从而，电阻元件在整体上具有蛇形形 状，但是其避免了具有与电阻元件一样的功能的多晶硅层13c处于蛇形形状。这样，多晶硅 层13c被形成为直线形状，并且从而，能够使尺寸精度更高。然而，通过在半导体衬底10的上面提供的多晶硅层13f，和在多晶硅层13f上提供的硅化物层14f构造内部布线9。在同 一层中连续地(一体地)形成多晶硅层13f和多晶硅层13c。此外，在同一层中形成硅化物 层14f和布线7的硅化物层14d。 同样地，可以一个与另一个并行地放置多个(等于三个或者大于三个)矩形多晶 硅层13c，并且可以通过内部布线9串行地连接它们。因此，能够执行用于使延迟电路1中 的延迟时间变长的调整。此外，矩形多晶硅层13c的数目可以是l。在这样的情况下，内部 布线9能够被延伸以与布线6成为一体。因此，能够执行縮短延迟电路1中的延迟时间的调整。 通过在半导体衬底10的上面提供的多晶硅层13a，和在多晶硅层13a上提供的硅 化物层14a构造布线6。布线6具有被连接至电阻元件3的一端，和被连接至电容器元件 4的另一端。通过钨硅化物层示例硅化物层14a。信号被认为主要在具有低电阻的硅化物 层14a中流动。在同一层中连续地(一体地)形成多晶硅层13a和电阻元件3的多晶硅层 13c。此外，在同一层中形成硅化物层14a和布线7的硅化物层14d。 电容器元件4具有M0S电容器结构，并且通过被提供在半导体衬底10的(阱11 的)表面区域中的扩散层12b、被提供在扩散层12b上的栅极绝缘层15b、被提供在栅极绝 缘层15b上的多晶硅层13b、以及被提供在多晶硅层13b上的硅化物层14b构造电容器元 件4。硅化物层14b被连接至布线6和布线8。扩散层12b (源极/漏极)被接地。在同一 层中形成栅极绝缘层15b和栅极绝缘层15h。在同一层中连续地(一体地)形成多晶硅层 13b和多晶硅层13a。在同一层中连续地( 一体地)形成硅化物层14b和布线6的硅化物 层14a。 通过被提供在半导体衬底10之上的多晶硅层13e，和被提供在多晶硅层13e上的 硅化物层14e构造布线8。布线8具有被连接至电容器元件4的一端，并且具有被连接至反 相器5的另一端。通过钨硅化物层示例硅化物层14e。认为信号主要在具有低电阻的硅化 物层14e中流动。在同一层中连续地( 一体地)形成多晶硅层13e和多晶硅层13b。在同 一层中连续地( 一体地)形成硅化物层14e和布线6的硅化物层14b。
通过PM0S晶体管P-Tr2和NM0S晶体管N-Tr2构造反相器5。在PM0S晶体管P-Tr2 中，源极侧扩散层18a被连接至是电源电压VDD的提供源的金属布线26，漏极侧扩散层18b 被连接至输出侧的金属布线22，并且栅极被连接至是信号的提供源的布线8。扩散层18a 和18b被提供在半导体衬底10的(阱11的)表面区域中。栅极具有经由栅极绝缘层15g 提供在半导体衬底10的上方的多晶硅层13g和硅化物层14g的堆叠结构。在NM0S晶体管 N-Tr2中，源极侧扩散层19a被连接至是接地电压GND的提供源的金属布线28，漏极侧扩散 层1%被连接至输出侧的金属布线22，并且栅极被连接至是信号的提供源的布线8。扩散 层19a和19b被提供在半导体衬底10的表面区域中。栅极具有经由栅极绝缘层15g提供 在半导体衬底10的上方的多晶硅层13g和硅化物层14g的堆叠结构。在本发明中，反相器 5的布局构造不限于本示例。 例如，如下地制造根据本实施例的延迟电路。 首先，通过光刻和离子注入的技术，在预定的区域中形成扩散层12b。接下来，在 半导体衬底10的上面淀积一个栅极绝缘层15。这里，通过二氧化硅膜示例栅极绝缘层15。 随后，淀积一个多晶硅层13。其后，通过光刻和蚀刻的技术，将多晶硅层13和栅极绝缘层15蚀刻成预定的形状。因此，形成栅极绝缘层15b、15g以及15h，并且形成多晶硅层13a、 13b、13c、13d、13e、13f、13g以及13h。其后，通过光刻和离子注入的技术，在预定的区域中 形成扩散层18a、18b、19a以及19b。接下来，在半导体衬底之上的整个表面上淀积金属膜。 这时，利用至少放置在多晶硅层13c上的掩模淀积金属膜从而至少在多晶硅层13c上没有 形成硅化物层(硅化物阻挡)。通过钨膜示例金属膜。其后，通过对金属膜和多晶硅层中的 每一个进行热处理形成硅化物层14a、14b、14d、14e、14f、14g以及14h。其后，移除不需要的 金属膜。 在本发明中，使用硅化物层作为连接电阻元件3和电容器元件4的布线6，而没有 使用金属布线。具体地，电阻元件3、电容器元件4以及布线6都不具有金属布线。因此，在 它们的部分中，金属布线耦合噪音不处于延迟接触点。因此，能够抑制噪音的传播。此外， 在它们的上层中能够使用金属布线，并且能够解除金属布线限制。在图4的示例中，在电阻 元件3 (包括连接布线9)、布线6以及布线7的大多数部分中，以及电容器元件4的区域中 没有使用金属布线。因此，在它们的上层中能够消除金属布线限制，并且在上层能够随意地 进行金属布线。 能够通过下面所述来实现避免使用金属布线，即一体地并且连续地形成电阻元件 3的多晶硅层13c、布线6和7的多晶硅层13a和13d、以及电容器元件4的多晶硅层13b， 并且一体地并且连续地形成布线6和7的硅化物层14a和14d，和电容器元件4的硅化物层 14b，同时通过硅化物阻挡来防止在电阻元件3的多晶硅层13c上形成硅化物层。
此外，在本发明中，以同一工艺形成栅极绝缘层15b、15g和15h ;多晶硅层13a、 13b、13c、13d、13e、13f、13g和13h ;扩散层12b、 18a、 18b、 19a和19b ;以及硅化物层14a、 14b、14d、14e、14f、14g以及14h。因此，能够在没有基本上没有增加用于电阻元件3和电容 器元件4的任何工艺步骤的情况下制造延迟电路。 此外，在本发明中，能够通过堆叠在多晶硅层13a上形成硅化物层14a，其中该多 晶硅层13a与构造电阻元件3和电容器元件4的多晶硅层是一体的并且是连续的。因此， 与使用金属布线的情况一样，不需要形成用于接触的区域，并且能够减少电阻元件3和电 容器元件4的面积。更加具体地，由于金属布线仅用于反相器2和5，所以能够减少用于接 触的区域，并且能够减少电路面积。 此外，单独地提供电阻元件3和电容器元件4，并且因此，通过将电阻元件3布置在 靠近输入的侧并且将电容器元件4布置在靠近输出的侧，反相器2中的晶体管与充电和放 电无关。结果，能够防止由于电压、温度、生产误差等等的影响导致的对阻抗分量的变化的 出现。此外，电阻元件3被形成为矩形，并且处于直线形状，并且因此，能够更加增强尺寸精 度。因此，能够使得延迟时间更加精确。更加具体地，能够获得具有高精度的延迟电路。
在本实施例中，以多晶硅层13c的形状来设置图4A中所示的电阻元件3的电阻 值。在这里，根据所想要的延迟时间改变延迟电路1的延迟时间，同时保持延迟电路1的基 本形状不发生变化。图5示出它的一个示例。图5是示出根据本发明的实施例的延迟电路 的构造的另一个示例的顶视图。如图5中所示，除了硅化物层14f之外，内部布线9具有硅 化物层14f2。与图4A相比较，被覆盖有硅化物层14f和14f2的多晶硅层13c的面积较大。 因此，电阻元件3的电阻值变小。结果，能够使延迟电路l的延迟时间变短。在附图中，两 个硅化物层14f2具有相同的尺寸，但是可以具有不同的尺寸。
接下来，将会描述根据本发明的实施例的半导体器件。图6是示出根据本发明的 实施例的半导体器件的示意图。通过大规模集成电路(LSI)、系统LSI、半导体存储器等等 示例半导体器件50。在这里，省略除了延迟电路之外的示出。半导体器件50包括多个延迟 电路l，其为了调整信号的传播的时序而将信号延迟需要的时间。能够使用图3至图5中 所描述的延迟电路l。可以单独地使用延迟电路l作为延迟电路。或者，如所示的，能够根 据所想要的延迟时间通过串联连接使用多个延迟电路1-1至l-m(m是自然数)。减少了一 个延迟电路1的面积，并且延迟时间变得更加精确。因此，当使用多个这些延迟电路1-1至 l-m时，整体上减少了面积，并且能够使延迟时间能够更加精确。 在本发明中，在设计时能够事先提供产生预定单位时间的延迟时间的每个都为预 定形状的多个延迟电路1。因此，根据所想要的延迟时间，从多个延迟电路1中选择需要的 数目的延迟电路1，并且能够将它们串联连接。因此，有利于半导体器件中延迟电路的设计。 此外，在制造之后，事先提供了每个都为预定形状的多个延迟电路1 ，并且它们其后被使得 能够通过熔丝和程序元件来选择，从而能够根据所想要的延迟时间串联连接所需要的数目 的延迟电路1。因此，能够在以后调整延迟电路，并且能够获得更加精确的延迟时间。
此外，以相同的方式放置多个延迟电路l，并且因此，能够在没有金属限制的区域 中获得多个延迟电路1的连接布线6和电容器元件4、以及电阻元件4的上层。因此，即使 布置了多个延迟电路1 ，并且占据了一定尺寸的面积，能够抑制这些上层中的金属布线的自 由度的减少。 本发明不限于上述实施例，并且清楚的是，在本发明的技术理念的范围内能够适 当地修改或者改变实施例。
权利要求
一种延迟电路，包括电阻元件；电容器元件；以及连接布线，所述连接布线包括连接所述电阻元件和所述电容器元件的第一硅化物层。
2. 根据权利要求l所述的延迟电路， 其中所述连接布线进一步包括第一多晶硅层，所述第一多晶硅层被提供在半导体衬底之上， 所述第一硅化物层被提供在所述第一多晶硅层上， 所述电容器元件包括扩散层，所述扩散层被提供在所述半导体衬底的表面区域中， 栅极绝缘层，所述栅极绝缘层被提供在所述扩散层上， 第二多晶硅层，所述第二多晶硅层被提供在所述栅极绝缘层上，以及 第二硅化物层，所述第二硅化物层被提供在所述第二多晶硅层上， 所述电阻元件包括第三多晶硅层，所述第三多晶硅层被提供在所述半导体衬底之上， 一体地提供所述第一多晶硅层、所述第二多晶硅层以及所述第三多晶硅层，并且 一体地提供所述第一硅化物层和所述第二硅化物层。
3. 根据权利要求2所述的延迟电路，其中所述电阻元件、所述电容器元件以及所述连接布线是没有上层金属限制的区域。
4. 根据权利要求2所述的延迟电路，进一步包括 第一反相器电路，所述第一反相器电路被提供在输入侧； 第一布线，所述第一布线连接所述第一反相器电路和所述电阻元件； 第二反相器电路，所述第二反相器电路被提供在输出侧；以及 第二布线，所述第二布线连接所述第二反相器电路和所述电容器元件， 其中所述第一布线包括连接至所述电阻元件的第四硅化物层，并且 所述第二布线包括连接至所述电容器元件的第五硅化物层。
5. 根据权利要求4所述的延迟电路， 其中所述第一布线进一步包括第四多晶硅层， 一体地提供所述第四多晶硅层与所述第三多晶硅层， 所述第四硅化物层被提供在所述第四多晶硅层上， 所述第二布线进一步包括第五多晶硅层，一体地提供所述第五多晶硅层与所述第二多晶硅层， 所述第五硅化物层与所述第二硅化物层一体地提供在所述第五多晶硅层上，并且 所述第四硅化物层被提供在与所述第五硅化物层相同的层中。
6. 根据权利要求2所述的延迟电路， 其中所述电阻元件包括第七硅化物层，提供所述第七硅化物层以覆盖部分所述第三多晶硅层，并且 所述第七硅化物层被提供在与所述第一硅化物层相同的层中，并且基于覆盖所述第三 多晶硅层的面积来设置所述电阻元件的电阻值。
7. 根据权利要求2所述的延迟电路， 其中所述电阻元件是矩形。
8. 根据权利要求7所述的延迟电路， 其中所述电阻元件包括 多个矩形部件，禾口内部布线，所述内部布线包括第六硅化物层，所述第六硅化物层彼此串联连接各个所 述多个矩形部件，并且所述第六硅化物层被提供在与所述第一硅化物层相同的层中。
9. 一种半导体器件，包括第一信号线，所述第一信号线提供信号；根据权利要求1至8中的任何一项所述的延迟电路，其具有被连接至所述第一信号线 的输入侧，并且延迟所述信号；禾口第二信号线，所述第二信号线被连接至所述延迟电路的输出侧并且传送所述被延迟的 信号。
10. 根据权利要求9所述的半导体器件， 其中所述延迟电路中的每一个具有其固定的延迟时间，并且串联连接与想要的延迟时间相对应的数目的所述延迟电路，从而所述信号被延迟所述 想要的延迟时间。
全文摘要
本发明涉及一种延迟电路。提供了具有更加精确的延迟时间和减少了电路面积的延迟电路。延迟电路包括电阻元件、电容器元件以及连接布线。连接布线包括衬底之上的第一多晶硅层，和连接电阻元件和电容器元件并且处于第一多晶硅层上的第一硅化物层。电容器元件包括半导体衬底的表面区域中的扩散层，扩散层上的栅极绝缘层，栅极绝缘层上的第二多晶硅层、以及第二多晶硅层上的第二硅化物层。电阻元件包括半导体衬底之上的第三多晶硅层。一体地提供第一、第二以及第三多晶硅层。一体地提供第一和第二硅化物层。
文档编号H01L27/04GK101719494SQ20091017903
公开日2010年6月2日 申请日期2009年10月9日 优先权日2008年10月9日
发明者高桥弘行 申请人:恩益禧电子股份有限公司