垂直型半导体器件及其制造方法

专利名称：垂直型半导体器件及其制造方法
技术领域：
示例实施例涉及半导体器件及其制造方法。更具体地讲，示例实施例涉及垂直型
半导体器件及其制造方法。
背景技术：
为了满足半导体器件优良的性能和便宜的价格，需要增大半导体器件的集成度。 对于存储器半导体器件的情况，由于集成度是确定产品价格的关键因素，因此需要高度集 成的半导体器件。 对于典型二维或平面型存储器半导体器件的情况，由于其集成度与单位存储单元 所占的面积相关，因此，集成会受精细图案形成技术的影响。然而，精细图案的形成需要价 格非常高的器件，由此限制了其集成度。 已经提出了用于制造三维存储单元的技术，例如，制造使用垂直型半导体柱 (pillar)作为有源区的三维存储器半导体器件的技术，以有效利用半导体衬底的面积。结 果，当与典型的二维平面型存储器半导体器件比较时，三维存储单元的集成度可以被显著 提高。

发明内容
实施例因此涉及垂直型半导体器件及其制造方法，其基本上克服了由于现有技术 的限制和缺点导致的一个或多个问题。 因此，实施例的特征在于提供一种垂直型半导体器件，该垂直型半导体器件具有 虚拟字线结构，以利于半导体器件的平面化。 因此，实施例的另一个特征在于提供一种垂直型半导体器件，该垂直型半导体器
件在虚拟字线结构内具有防湿结构，以将半导体器件内的湿气和污染最小化。 实施例的又一个特征在于提供一种制造具有一个或多个以上特征的垂直型半导
体器件的方法。 以上和其他的特征和优点中的至少一个可以通过提供垂直型半导体器件来实现， 所述垂直型半导体器件包括半导体衬底，所述半导体衬底具有单元区和外围电路区；字 线结构，在所述字线结构中，多条字线垂直堆叠在单元区上；半导体结构，所述半导体结构 穿过所述字线结构；栅电介质，所述栅电介质位于所述字线结构和所述半导体结构之间； 以及虚拟字线结构，所述虚拟字线结构在所述外围电路区中具有与所述字线结构的垂直结 构相同的垂直结构。 在一些实施例中，所述虚拟字线结构的顶表面的高度可以与所述字线结构的顶表 面的高度相同。所述虚拟字线结构和所述字线结构可以沿着垂直方向具有基本相同的高 度。 在其它实施例中，所述垂直型半导体器件还包括穿过所述虚拟字线结构的防湿结 构。
在其它实施例中，所述防湿结构可以位于穿过所述虚拟字线结构的通孔内。
在其它实施例中，所述防湿结构可以包括氮化硅层。 在其它实施例中，所述垂直型半导体器件还可以包括串选择线结构，所述串选择 线结构位于所述字线结构上；以及虚拟串选择线结构，所述虚拟串选择线结构位于所述虚 拟字线结构上，其中，所述串选择线结构的顶表面的高度可以与所述虚拟串选择线结构的 顶表面的高度相同。 在另外的实施例中，所述虚拟字线结构可以位于所述外围电路区的边缘部分。所 述虚拟字线结构可以环绕所述单元区。 在另外的实施例中，所述垂直型半导体器件还可以包括布置在所述字线结构和所 述半导体衬底之间的地选择结构。 在另外的实施例中，所述字线结构可以具有阶梯形状。 在另外的实施例中，所述字线结构、所述半导体结构和所述栅电介质可以组成串 联连接的垂直型NAND闪速存储器。 以上和其它特征和优点中的至少一个还可以通过提供一种制造垂直型半导体器 件的方法来实现，所述方法包括在半导体衬底的单元区和外围电路区中形成具有堆叠结 构的多个字线导电层；将所述单元区的所述字线导电层图案化，以形成字线结构；将所述 外围电路区的所述字线导电层，以形成虚拟字线结构；形成穿过所述字线结构的半导体结 构；以及在所述字线结构和所述半导体结构之间形成栅电介质。 在一些实施例中，所述用于制造垂直型半导体器件的方法还可以包括形成穿过所 述虚拟字线结构的防湿结构。 在其它实施例中，所述防湿结构可以包括氮化硅层。


参照附图，通过详细描述示例性实施例，对于本领域的普通技术人员来说，以上和 其它特征和优点将变得更显而易见，其中 图1示出根据实施例的垂直型半导体器件的电路图； 图2A和图2B分别示出根据实施例的垂直型半导体器件的平面图和横截面图；
图3A至图3P示出根据实施例的制造垂直型半导体器件的过程中的阶段的横截面 图； 图4示出包括根据实施例的垂直型半导体器件的存储卡的框图；以及
图5示出包括根据实施例的垂直型半导体器件的信息处理系统的框图。
具体实施例方式
通过引用，将于2008年10月9日在韩国知识产权局提交的名为"Vertical-Type Semiconductor Device and Method of Manufacturing theS咖e (垂直型半导体器件及其 制造方法)"的韩国专利申请No. 10-2008-0098896的全部内容合并入本文。
根据示例实施例的垂直型半导体器件可以具有高度堆叠的结构，该结构包括穿过 堆叠字线的垂直半导体柱。另外，根据示例实施例的垂直型半导体器件可以包括虚拟字线 (dummy wordline)结构，该虚拟字线结构设置在例如，环绕高度堆叠的结构的外围电路中，所以可以充分有助于随后的高度堆叠的结构的平面化和互连工艺。换言之，可以通过使用 根据示例实施例的虚拟字线结构，消除了高度堆叠的结构的传统平面化和互连工艺的高难 度。 另外，根据示例实施例的垂直型半导体器件可以包括设置在芯片最外部的防湿结
构。该防湿结构可以保护半导体器件，即，高度堆叠的结构，免于受半导体器件外部引入的
湿气和/或污染物的影响。根据实施例，防湿结构可以设置在虚拟字线结构内。 现在，在下文中将参照附图更充分地描述示例实施例，然而，这些示例实施例可以
以不同的形式实施，并且不应该被理解为限于本文中阐述的实施例。更确切地说，提供这些
实施例，使得该公开将是彻底和完全的，并且将本发明的范围充分传达给本领域的技术人员。 在附图中，为了图示的清楚，将夸大层和区域的尺寸。还应理解的是，当层或元件 被称作在另一个层或衬底上时，其可以直接在另一个层或衬底上，或者还可以存在中间层。 另外，还将理解的是，当层被称作在两个层"之间"时，其可以是这两层之间的唯一层，或者 还可以存在一个或多个中间层。另外，虽然使用如同第一、第二和第三的术语来描述本发明 各个实施例中的各个区域和层，但是区域和层不限于这些术语。使用这些术语只是用来将 一个区域或层与另一个区域或层区分开。因此，在一个实施例中被称作第一层的层在另一 个实施例中可以被称作第二层。本文描述和示例出的实施例包括其补充(complementary) 实施例。相同的参考标号始终指的是相似的元件。
图1示出根据实施例的垂直型半导体器件的电路图。 参照图l，根据实施例的垂直型半导体器件可以包括多条堆叠的字线。例如，如图 1中所示，多条字线WL1至WL4可以沿着垂直方向顺序地堆叠于彼此的顶部。例如，字线WL1 至WL4中的每条可以在第一方向和第二方向限定的平面中延伸，以具有板形。S卩，如以下参 照图2A和图2B更详细讨论的，沿着垂直方向的相邻字线可以通过字线电介质图案而彼此 分离。如以下参照图2A和图2B将更详细讨论的，字线WL1至WL4和其间的字线电介质图 案可以限定字线结构。字线的数量可以是2的倍数。 根据实施例的垂直型半导体器件还可以包括在各个半导体结构和字线结构之间 设置的半导体结构和栅电介质结构(未示出)。栅电介质结构可以包括电荷贮存层。 一条 字线和一个半导体结构的交叉点可以限定一个存储单元。半导体结构可以提供存储单元的 沟道区、源区和漏区。例如，如图1中所示，半导体结构可以包括多个垂直的顺序设置的存 储单元，例如，存储单元MTmnl至MTmn4，这些存储单元通过半导体结构彼此串联连接。如图 1中所示，串联连接的存储单元MTmnl至MTmn4可以设置在字线WL1至WL4的各条之间，并 且可以限定串10。 如图1中所示，串10可以具有与地选择晶体管GSTmn连接的第一端和与串选择晶 体管SSTmn连接的第二端。串选择晶体管SSTmn可以电连接在串10和位线BL之间。地选 择晶体管GSTmn可以包括具有板形的地选择线GSL、穿过地选择晶体管GSTmn的地选择半导 体结构(未示出)、以及设置在地选择半导体结构和地选择线GSL之间的地选择栅电介质 (未示出)。地选择晶体管GSTmn可以连接在半导体衬底上设置的公共源线CSL和串10之 间。公共源线GSL可以连接到二极管12。例如，可以通过一条字线WL4、一条串选择线SSLm 和一条位线BLn来选择串10的一个存储单元MTmn4。
图2A和图2B分别示出根据实施例的垂直型半导体器件的平面图和横截面图。图 2B示出沿着图2A的线I-I'截取的横截面图。 参照图2A和图2B，半导体衬底100可以包括单元区A和外围电路区B，其中，在单 元区A中设置垂直型存储单元，在外围电路区B中设置用于操作垂直型存储单元的外围电 路。半导体衬底100的单元区A可以被器件隔离层102环绕。同样，器件隔离层102可以 设置在外围电路区B中。器件隔离层102可以限定有源区，S卩，单元区A。器件隔离层102 的顶表面可以与半导体衬底100具有基本相同的高度。可以执行浅沟槽隔离工艺来形成器 件隔离层102。器件隔离层102可以包括，例如，氧化硅层。 可以将P-型导电杂质掺杂到单元区A中，以形成P-阱104。可以在外围电路区B 中设置NMOS和/或PMOS。可以在，例如，包括NMOS的区域中，将P-型导电杂质掺杂到外围 电路区B中，以形成P-阱108p ;可以在，例如，包括PMOS的区域中，将N-型导电杂质掺杂 到外围电路区B中，以形成N-阱108n。掺杂有N型杂质的公共源区106可以被限定在单 元区A的P-阱104上。公共源区106可以用作导电层。公共源区106可以用作公共源线， 即，图1中的公共源线CSL。例如，如图2A中所示，公共源区106可以设置为板形。公共源 区106可以通过PN结连接到P-阱104，以形成二极管。 外围电路栅结构IIO可以设置在外围电路区B中。外围电路栅结构IIO可以包括 外围电路栅电介质112、外围电路栅电极114、外围分隔件(spacer) 116和源/漏118。例 如，外围电路栅电介质112可以包括氧化硅层。在另一个示例中，外围电路栅电介质112可 以包括高电压栅电介质和低电压栅电介质。高电压栅电介质的厚度可以大于低电压栅电介 质的厚度。 可以由，例如，掺杂的硅来形成外围电路栅电极114。外围电路栅电极114可以具 有多层结构。例如，外围电路栅电极114可以具有硅/金属化合物的堆叠结构。该金属化 合物可以包括，例如，金属硅化物。外围电路分隔件116可以包括，例如，氮化硅层。可以将 N-型或P-型杂质掺杂到外围电路栅电极114的两侧设置的半导体衬底100中，以形成源/ 漏118。 可以在外围电路栅结构110和公共源区106上设置第一蚀刻停止层120。第一蚀 刻停止层120可以包括，例如，氧化硅层。可以在第一蚀刻停止层120上设置第一层间电介 质130。可以将第一层间电介质130的顶表面平面化。第一层间电介质130可以包括，例 如，氧化硅层。 可以在单元区A的第一层间电介质130上设置地选择结构150，例如，地选择结构 150中的部分可以直接位于第一层间电介质130和公共源区106上。例如，地选择结构150 可以包括地选择晶体管GSTmn(参照图l)，例如，图1中的公共源线GSL和地选择晶体管 GSTmn之间的连接可以对应于图2B中的地选择结构150和公共源区106之间的连接。地选 择结构150可以包括地选择线、穿过地选择线152的地选择半导体结构158、以及设置在地 选择半导体结构158和地选择线152之间的地选择栅电介质156。 地选择线152可以位于公共源区106上，例如，直接位于公共源区106上，并且可 以由掺杂的半导体材料形成。例如，如图2A中所示，地选择线152可以具有板形，例如，与公 共源区106中相当大的部分叠置。在地选择线152上可以设置第二蚀刻停止层153。第二 蚀刻停止层153可以包括氮化硅层。第二蚀刻停止层153和地选择线152可以彼此对齐，例如，彼此完全叠置。地选择半导体结构158可以穿过第二蚀刻停止层153、地选择线152、 第一层间电介质130和第一蚀刻停止层120。例如，如图2B中所示，地选择半导体结构158 可以包括与第二蚀刻停止层153垂直地延伸的多个列，以接触公共源区106，例如，直接接 触公共源区106。地选择半导体结构158可以由单晶或多晶半导体材料形成。地选择半导 体结构158可以被掺杂。地选择线152、地选择栅电介质156和地选择半导体结构158可以 组成垂直型地选择晶体管GSTmn。地选择半导体结构158可以具有接触公共源区106的一 端。地选择半导体结构158可以穿过地选择线152，并且可以设置为矩阵形状。
根据更改的实施例，地选择晶体管GSTmn可以垂直或水平地设置在半导体衬底 100上。垂直型地选择晶体管可以具有与存储单元的结构类似的结构。
可以在外围电路区B的第一层间电介质130上设置虚拟地选择线152d。虚拟地 选择线152d可以由掺杂的硅形成。可以在虚拟地选择线152d上设置第二虚拟地蚀刻停止 图案153d。第二虚拟蚀刻停止图案153d可以包括氮化硅层。第二虚拟蚀刻停止图案153d 和虚拟地选择线152d的侧表面(lateral surface)可以彼此对齐，例如，第二虚拟蚀刻停 止图案153d和虚拟地选择线152d可以彼此完全叠置。第二虚拟蚀刻停止图案153d的顶 表面可以具有与第二蚀刻停止图案153的顶表面的高度基本相同的高度，S卩，第二虚拟蚀 刻停止图案153d的顶表面和第二蚀刻停止图案153的顶表面可以基本上齐平。注意的是， "侧表面"指的是在底表面，即，面对衬底100的表面，和顶表面，即，背离衬底100的表面之 间延伸的表面。 可以在包括虚拟地选择线152d和地选择线152的所得结构上设置第二层间电介 质140。第二层间电介质140可以设置在第一层间电介质130、第二蚀刻停止层153和第二 虚拟蚀刻停止层153d上。可以将第二层间电介质140的顶表面平面化。
下接触塞142可以穿过第二层间电介质140、第一层间电介质130和第一蚀刻停止 层120，并且可以连接到外围电路栅结构110的外围电路栅电极114和/或源/漏118。如 图2A中所示，公共源接触塞107可以接触单元区A的公共源区106，例如，公共源区106中 没有与地选择线152叠置的部分。如图2A中进一步示出的，地选择接触塞155可以接触地 选择线152，例如，地选择线152中没有与公共源区106叠置的部分。 在下接触塞142、公共源接触塞107和/或地选择接触塞155上可以设置下互连件 164。下互连件164可以由金属或掺杂的半导体材料形成。下接触塞142的顶表面、公共源 接触塞107的顶表面和/或地选择接触塞155的顶表面可以具有基本相同的高度，即可以 基本上齐平。 如图2A中所示，公共源接触塞107可以设置在单元区A的公共源区106上。因 此，如图2A中进一步示出的，公共源区106 (或者公共源线CSL)可以通过公共源接触塞107 和下互连件164电连接到外围电路区B。下互连件164的侧表面可以利用第三层间电介质 160来填充，例如，第三层间电介质160可以设置在下互连件164的相邻部分之间的第二层 间电介质140上。第三层间电介质160的顶表面可以具有与下互连件164的顶表面的高度 相同的高度。 如图2B中所示，字线结构170可以包括其间具有电介质图案170b的多条字线 170a，并且可以设置在单元区A中的第三层间电介质160上。字线结构170可以包括，例 如，顺序设置在第三层间电介质160上的第一字线电介质图案171、第一字线172、第二字线电介质图案173、第二字线174、第三字线电介质图案175、第三字线176、第四字线电介质图 案177和第四字线178。字线结构170中的至少一部分可以具有阶梯形状。第一字线电介 质图案171的侧表面和第一字线172的侧表面可以在阶梯部分处彼此对齐。第二字线电介 质图案173的侧表面和第二字线174的侧表面可以在阶梯部分处彼此对齐。第三字线电介 质图案175的侧表面和第三字线176的侧表面可以在阶梯部分处彼此对齐。第四字线电介 质图案177的侧表面和第四字线178的侧表面可以在阶梯部分处彼此对齐。第一至第四字 线电介质图案170b可以包括氧化硅层。第一至第四字线170a可以由掺杂的硅形成。字线 170a的厚度可以比字线电介质图案170b的厚度厚。字线170a中的每条可以具有板形，如 图2A中所示。 可以提供穿过字线结构170的半导体结构192。例如，半导体结构192可以包括， 例如，穿过第三层间电介质160和一部分第二层间电介质140的穿过其上设置有字线结构 170的表面的多个列，所述多个列被例如设置成矩阵形状的柱。例如，沿着半导体结构192 和字线170a之间的半导体结构192的列的侧表面，可以将栅电介质194设置在半导体结构 192和字线结构170之间。 栅电介质194可以包括电荷贮存层。 一条字线170a和一个半导体结构，S卩，半导 体结构192的一列，的交叉点可以提供一个存储单元。半导体结构192可以提供存储单元 的沟道区、源区和漏区。半导体结构192的一端可以接触地选择半导体结构158，例如，半 导体结构192可以与接触地选择晶体管GSTmn的图1中的多个串10相对应。半导体结构 192可以由单晶或多晶半导体材料形成。 根据更改的实施例，半导体结构192可以具有圆柱形或者通心粉形。圆柱形半导 体结构192的内部可以填充有电介质。 如图2A和图2B中所示，可以在外围电路区B中设置虚拟字线结构170d。如图2B 中所示，虚拟字线结构170d可以具有，例如，沿着第三方向垂直延伸的垂直结构，并且可以 具有与字线结构170的高度基本相同的高度，例如，虚拟字线结构170d的顶表面和字线结 构170的顶表面可以基本上齐平。虚拟字线结构170d可以设置在第三层间电介质160和 /或下互连件164上。例如，如图2B中所示，虚拟字线结构170d可以包括第一部分和第二 部分，其中，所述第一部分接触第三层间电介质160，例如，直接接触第三层间电介质160， 所述第二部分沿着第一方向与第一部分分隔开，并且接触下互连件164，例如，直接接触下 互连件164。虚拟字线结构170d可以包括与字线结构170基本相同的组件，并且可以不具 有阶梯结构。 如图2A中所示，虚拟字线结构170d可以设置在单元区A周围的外围电路区B中。 例如，虚拟字线结构170d可以具有栅栏形状，用于环绕，例如，完全环绕单元区A。例如，如 图2A中所示，虚拟字线结构170d可以包括沿着单元区A的每侧延伸和与单元区A的每侧 叠置的至少一部分。在另一个示例中，如图2A中进一步示出的，虚拟字线结构170d可以包 括彼此分隔开并且与单元区A的每侧叠置的两个平行部分。虚拟字线结构170d可以设置 在外围电路区B的边缘部分，例如，与单元区A分隔开的外围电路区B的边缘部分。
如图2B中所示，可以在字线结构170上设置串选择线结构180。串选择线结构180 可以包括串选择电介质图案182、串选择线184和串选择遮蔽(c即ping)图案186。串选择 电介质图案182、串选择线184和串选择遮蔽图案186的侧表面可以彼此对齐。串选择半导体结构188可以穿过串选择线结构180。串选择栅电介质189可以设置在串选择半导体结 构188和串选择线184之间。在彼此相邻的串选择线184和串选择遮蔽图案186之间可以 填充第五层间电介质(未示出)。第五层间电介质可以具有与串选择遮蔽图案186的顶表 面对应的顶表面。 串选择半导体结构188可以具有接触半导体结构192的一端和与位线BL电连接 的另一端。串选择线184、串选择栅电介质189和串选择半导体结构188可以组成串选择晶 体管SSTmn(参照图1)。例如，对应于图1中的SSLm的串选择线184可以沿着第一方向延 伸，并且相邻的串选择线184可以彼此电隔离。位线BL可以被图案化为线形，从而沿着与 第一方向交叉的第二方向延伸。串选择线184可以通过串选择接触塞204连接到上互连件 212。 虚拟串选择线结构180d可以设置在外围电路区B中的虚拟字线结构170d上。虚 拟串选择线结构180d可以具有垂直结构，并且可以具有与串选择线结构180的结构基本相 同的结构。虚拟串选择线结构180d可以包括虚拟串选择电介质图案182d、虚拟串选择线 184d和虚拟串选择遮蔽图案186d。虚拟串选择电介质图案182d、虚拟串选择线184d和虚 拟串选择遮蔽图案186d的侧表面可以相互对齐。虚拟字线结构170d和虚拟串选择线结构 180d的侧表面可以彼此对齐，例如，从而在通过第二方向和第三方向限定的平面内形成基 本上均匀的表面。 可以用第四层间电介质200来填充字线结构170和串选择线结构180的侧表面， 以及虚拟字线结构170d和虚拟串选择线结构180d的侧表面。换言之，第四层间电介质200 可以设置在第三层间电介质160上和下互连件164上，以填充字线结构170、串选择线结构 180、虚拟字线结构170d和虚拟串选择线结构180d的垂直结构之间的空间。例如，第四层 间电介质200可以在字线结构170的阶梯部分上垂直延伸。在另一个示例中，如图2A中所 示，当虚拟字线结构170d包括彼此分隔开的两个部分时，第四层间电介质200可以在其间 延伸。 第四层间电介质200的顶表面的高度可以与串选择线结构180的顶表面的高度相 同。同样，第四层间电介质200的顶表面的高度可以与虚拟串选择线结构180d的顶表面的 高度相同。由于虚拟字线结构170d和/或虚拟串选择线结构180d分别延伸成与字线结构 170和/或串选择线结构180的高度基本相同的高度，因此当对第四层间电介质200执行平 面化工艺时，虚拟字线结构170d和/或虚拟串选择线结构180d可以用作虚拟图案，以有助 于形成第四层间电介质200的基本均匀和平坦的顶表面。换言之，形成虚拟字线结构170d 和/或虚拟串选择线结构180d会有助于形成第四层间电介质200的基本平坦的顶表面，由 此确保在单元区A和外围电路区B之间不存在高度差。 在外围电路区B的虚拟字线结构170d和虚拟串选择线结构180d内可以设置防湿 结构220。例如，如图2A和图2B中所示，虚拟字线结构170d可以设置在外围电路区B的最 外部。防湿结构220可以穿过虚拟字线结构170d。例如，防湿结构220可以沿着外围电路 区B的最外部，垂直地延伸穿过虚拟字线结构170d，所以防湿结构220可以环绕，例如，完全 环绕单元区A。防湿结构220可以包括，例如，氮化硅层。防湿结构220可以防止或者基本 上最小化从芯片外部引入到外围电路区B中的污染材料或湿气。防湿结构220可以延伸成 穿过虚拟串选择线结构180d。防湿结构220可以延伸成穿过第三层间电介质160和第二层间电介质140。 根据更改的实施例，防湿结构220可以设置在穿过虚拟子线结构170d的通孔(未 示出)的内部侧表面上。 字线接触塞，例如，第一字线接触塞至第四字线接触塞WLC1、 WLC2、 WLC3和WLC4， 可以被设置成穿过平面化的第四层间电介质200。字线接触塞WLC1、WLC2、WLC3和WLC4可 以在阶梯部分处沿着字线结构170的侧表面进行设置。第一至第四字线接触塞WLC1、WLC2、 WLC3和WLC4中的每个可以穿过第四层间电介质200，以接触相应的第一至第四字线172、 174、 174、 178。第一至第四字线接触塞WLC1、WLC2、WLC3和WLC4的顶表面可以具有相同的 高度。 如图2B中所示，上互连件接触塞202可以穿过外围电路区B中的第四层间电介质 200，以接触下互连件164。位线BL可以设置在第四层间电介质200上，并且可以接触单元 区A中的串选择半导体结构188。金属焊盘203可以被设置成与外围电路区B中的位线BL 齐平。金属焊盘203可以电连接到字线接触塞WLC1、WLC2、WLC3和WLC4和/或上互连件接 触塞202。 可以设置覆盖位线BL和金属焊盘203的第六层间电介质230。可以设置串选择接 触塞204，串选择接触塞204穿过第六层间电介质230和串选择遮蔽图案186，以接触串选 择线184。串选择接触塞204可以通过上互连件212电连接到外围电路。上互连件212可 以通过导通孔205电连接到金属焊盘203。 图3A至图3P示出根据实施例的制造垂直型半导体器件的过程中的阶段的横截面 图。 参照图3，可以在半导体衬底100上形成缓冲氧化物层(未示出)和氮化硅层(未 示出)。可以将缓冲氧化物层、氮化硅层和半导体衬底100顺序地图案化，以分别形成缓冲 氧化物图案(未示出)、氮化硅图案(未示出)和沟槽(未示出)。可以使用等离子体增强 化学气相沉积，利用器件隔离层102来填充沟槽。可以将器件隔离层102平面化，以暴露氮 化硅图案。可以去除氮化硅图案和缓冲氧化物图案。也就是说，可以执行浅沟槽隔离工艺， 以形成器件隔离层102。器件隔离层102可以形成在单元区A和外围电路区B中。
可以在半导体衬底100上形成牺牲氧化物层(未示出)，并且使用光致抗蚀剂将 牺牲氧化物层图案化。然后，可以执行离子注入工艺，以在单元区A中形成P-阱104。同 样，对于NMOS的情况，使用图案化工艺和离子注入工艺，可以在外围电路区B中形成P-阱 108p。可供选择地，对于PM0S的情况，可以在外围电路区B中形成N-阱108n。可以使用图 案化工艺和离子注入工艺，在单元区A中形成公共源区106。公共源区106可以被高浓度地 掺杂N-型杂质。公共源区106可以用作公共源线CSL。 P-阱104可以通过PN结连接到公 共源区106，以形成二极管。 可以在半导体衬底100上设置外围电路栅电介质112。外围电路栅电介质112可 以包括氧化硅层。氧化硅层可以包括热氧化物层。外围电路栅电介质112可以包括高电压 栅电介质和低电压栅电介质。高电压栅电介质的厚度可以大于低电压栅电介质的厚度。
参照图3B，可以在外围电路栅电介质112上形成外围电路栅导电层(未示出)。外 围电路栅导电层可以由掺杂的硅形成。外围电路栅导电层可以具有多层结构。该多层结构 可以包括硅/金属的结构或硅/金属硅化物的结构。可以将外围电路栅导电层图案化，以形成外围电路栅电极114。可以在外围电路栅电极114的侧表面上形成外围电路分隔件116， 例如可以沉积并各向异性蚀刻氮化硅层，以形成外围电路分隔件116。源/漏区118可以形 成在外围电路栅电极114的侧表面的半导体衬底100中，例如可以掺杂N-型杂质或P-型 杂质，以形成源/漏区118。对于NMOS的情况，可以用N-型杂质掺杂源/漏区118。对于 PMOS的情况，可以用P-型杂质掺杂源/漏区118。源/漏区118可以具有轻掺杂漏(LDD) 结构。 外围电路栅结构110可以包括外围电路栅电介质112、外围电路栅电极114、外围 电路分隔件116和源/漏区118。可以在外围电路栅结构110上保形地形成第一蚀刻停止 层120。第一蚀刻停止层120可以包括氮化硅层或者氮氧化硅层。 参照图3C，可以在第一蚀刻停止层120上形成第一层间电介质130。第一层间电介 质130可以包括氧化硅层。可以将氧化硅层的顶表面平面化。可以在第一层间电介质130 上形成地选择导电层152a。可以在地选择导电层152a上设置第二蚀刻停止层153a。地选 择导电层152a可以由单晶硅或多晶硅形成。可供选择的，可以形成非晶硅，然后可以执行 后处理(post-process),以形成单晶或多晶的地选择导电层152a。第二蚀刻停止层153a 可以包括氧化硅层或氮氧化硅层。 可以顺序地将第二蚀刻停止层153a、地选择导电层152a和第一层间电介质130图 案化，以形成地选择孔157。地选择孔157可以在单元区A中二维设置成矩阵形状。
参照图3D，可以对包括地选择孔157的半导体衬底100进行热处理，以在地选择孔 157的侧表面上形成地选择栅电介质156。地选择栅电介质156可以包括氧化硅层。
可以在包括地选择栅电介质156的半导体衬底100上保形地形成地选择分隔件层 (未示出)。地选择分隔件层可以包括氮氧化硅层或硅层。可以将地选择分隔件层各向异 性蚀刻，以在地选择孔157的内部侧表面上形成地选择分隔件159。可以将其上设置有地选 择分隔件159的地选择孔157各向异性蚀刻，以去除设置在地选择孔157下部的第一蚀刻 停止层120，并且暴露公共源区106。 参照图3E，可以使用各向异性蚀刻，选择性地去除地选择分隔件159。可以用地选 择半导体结构158填充地选择孔157的内部。可以使用选择性外延生长工艺，形成地选择 半导体结构158。可供选择的，可以使用化学气相沉积工艺，在半导体衬底100上形成半导 体层，然后可以执行平面化工艺，以形成地选择半导体结构158。 参照图3F，可以将第二蚀刻停止层153a和地选择导电层152a图案化，以在单元区 A中形成第二蚀刻停止图案153和地选择线152，并且在外围电路区B中形成第二虚拟蚀刻 停止图案153d和虚拟地选择线152d。第二虚拟蚀刻停止图案153d的顶表面的高度可以 与第二蚀刻停止图案153的顶表面的高度相同。可以在外围电路区B的最外部设置第二虚 拟蚀刻停止图案153d。地选择线152可以具有板形。地选择结构150可以包括地选择线 152、地选择半导体结构158和地选择栅电介质156，以组成地选择晶体管GSTmn。
根据更改的实施例，地选择晶体管GSTmn不仅可以垂直地形成在半导体衬底100 上，而且可以水平地形成在半导体衬底IOO上。另外，可以对制造地选择晶体管的方法进行 各种修改。 参照图3G，可以在包括第二虚拟蚀刻停止图案153d和第二蚀刻停止图案153的所 得结构上，形成第二层间电介质140。第二层间电介质140可以包括氧化硅层。可以将第二层间电介质140的顶表面平面化。下互连件接触孔(未示出)可以穿过第二层间电介质140和第一层间电介质130，并且可以形成在外围电路栅结构110的源/漏区118和/或外围电路栅电极114上。可以在半导体衬底100上形成用于填充下互连件接触孔的金属层。随后，可以将金属层平面化，以形成用于填充下互连件接触孔的下互连件接触塞142。
再次参照图2A，公共源接触塞107可以穿过第二层间电介质140和第一层间电介质130，并且可以设置在公共源区106上。公共源接触塞107可以设置在公共源区106的边缘部分。再次参照图2A，地选择接触塞155可以穿过第二层间电介质140和第二蚀刻停止图案153，以接触地选择线152。 再次参照图3G，可以在第二层间电介质140上形成下互连层(未示出)，用于接触下互连件接触塞142。可以将下互连层图案化，以形成下互连件164。可以在包括下互连件164的所得结构上，形成第三层间电介质160。第三层间电介质160可以包括氧化硅层。可以将第三层间电介质160的顶表面平面化，所以第三层间电介质160的顶表面的高度可以与下互连件164的顶表面的高度相同。 参照图3H，可以在第三层间电介质160上，顺序堆叠第一字线电介质171a、第一字线导电层172a、第二字线电介质173a、第二字线导电层174a、第三字线电介质175a、第三字线导电层176a、第四字线电介质177a和第四字线导电层178a。第一至第四字线导电层172a、174a、176a和178a可以包括掺杂的硅。第一至第四字线电介质171a、 173a、 175a和177a可以包括氧化硅层。 可以在第四字线导电层178a上，顺序堆叠串选择电介质182a、串选择导电层184a和串选择遮蔽层186a。串选择电介质182a可以包括氧化硅层。串选择导电层184a可以包括掺杂的硅。串选择遮蔽层186a可以包括氮化硅层。 参照图3I，可以将串选择遮蔽层186a下面的下结构图案化，以形成串接触孔190。串接触孔190可以在单元区A中形成为矩阵形状。串接触孔190可以另外设置外围电路区B的边缘部分。串接触孔190可以穿过字线导电层172a、174a、176a和178a以及字线电介质171a、173a、175a和177a。串接触孔190可以延伸成穿过第三层间电介质160和第二层间电介质140。串接触孔190可以暴露单元区A中的地选择半导体结构158。串接触孔190可以与地选择半导体结构158对齐，例如，沿着第一方向的串接触孔190的宽度和地选择半导体结构158的宽度可以基本相等，并且可以彼此完全叠置。串接触孔190可以暴露外围电路区B中的第二虚拟蚀刻停止图案153d。 参照图3J，可以在包括串接触孔190的半导体衬底100上保形地形成栅电介质194。栅电介质194可以包括电荷贮存层。栅电介质194可以具有隧穿绝缘层/电荷贮存层/阻挡绝缘层的多层结构。栅电介质194可以具有氧化硅层/氮化硅层/氧化硅层的氧化物-氮化物-氧化物(ONO)多层结构。电荷贮存层可以包括氮化硅层。电荷贮存层可以捕获电荷。隧穿绝缘层可以包括热氧化物层。可以对栅电介质194的结构和材料进行各种修改。 参照图3K，可以在包括栅电截至194的半导体衬底100上形成光致抗蚀剂191，例如，以填充串接触孔190，并且可以对光致抗蚀剂191进行回蚀，使得光致抗蚀剂191的顶表面可以基本上对应于第四字线导电层178a的顶表面。随后，可以对半导体衬底100进行湿法蚀刻，以去除暴露的栅电介质194。
参照图3L，可以去除填充到串接触孔190中的光致抗蚀剂190。可以将串选择导 电层184a热氧化，以形成串选择栅电介质189。随后，可以在半导体衬底IOO上保形地形成 串分隔件层(未示出)。串分隔件层可以包括氮化硅层和氮氧化硅层，或者可以由硅形成。 可以将串分隔件层各向异性蚀刻，以在串接触孔190的侧表面上形成串分隔件197。串分隔 件197可以暴露栅电介质194的部分。S卩，可以使用掩模来蚀刻串分隔件197和串选择遮 蔽层186a，以去除设置在地选择半导体结构158上的栅电介质194的至少部分。结果，可以 暴露地选择半导体结构158的部分。 参照图3M，可以使用各向异性蚀亥lJ，选择性去除串分隔件197。可以对单元区A的 暴露的地选择半导体结构158执行外延生长工艺，以将半导体结构192生长为柱形。半导 体结构192可以由掺杂或未掺杂的硅形成。半导体结构192可以延伸以填充串接触孔190。 随后，可以将包括半导体结构192的半导体衬底100平面化。半导体结构192的上部可以 组成串选择半导体结构188。 地选择半导体结构158可以不设置在外围电路区B的串接触孔190的下部。因 此，当执行选择性外延生长工艺时，半导体结构192可以不形成在外围电路区B的串接触孔 190中。可以在半导体衬底100上形成防湿层(未示出)，以填充外围电路区B的串接触孔 190。可以将包括防湿层的半导体衬底IOO平面化，以在外围电路区B的串接触孔190中形 成防湿结构220。防湿层可以包括氮化硅层、氮氧化硅层和聚酰亚胺层中的至少一个。防 湿结构220可以防止或者基本上最小化从芯片外部引入到外围电路区B中的污染材料或湿 气。 根据更改的实施例，可以在其中暴露了串接触孔190下部的地选择半导体结构 158的半导体衬底100上沉积半导体层(未示出)。半导体层可以由多晶硅或非晶硅形成。 随后，可以使用热处理工艺将半导体层结晶。可以执行湿法蚀刻工艺，以去除外围电路区B 的串接触孔190中形成的半导体层。可以用防湿结构220填充外围电路区B的串接触孔 190。防湿结构220可以包括氮化硅层。 根据另一个更改的实施例，可以在其中暴露了串接触孔190下部的地选择半导体 结构158的半导体衬底100上沉积半导体层(未示出)。该半导体层可以保形地沉积在串 接触孔190的侧壁上。随后，可以用防湿层来填充串接触孔190。防湿层可以包括氮化硅 层。可以将包括防湿层的半导体衬底平面化，以暴露串选择遮蔽层186a，从而形成填充串接 触孔190的防湿结构220。 参照图3N，可以将串选择遮蔽层186a下面的结构图案化，以形成串选择线结构 180、虚拟串选择线结构180d、字线结构170和虚拟字线结构170d。可以使用多个掩模来执 行图案化工艺。 字线结构170可以包括第一字线电介质图案171、第一字线172、第二字线电介质 图案173、第二字线174、第三字线电介质图案175、第三字线176、第四字线电介质图案177 和第四字线178。可以在字线结构170上沉积串选择线结构180。串选择线结构180可以 包括串选择电介质图案182、预备串选择线184p和预备串选择遮蔽图案186p。串选择电介 质图案182、预备串选择线184p和预备串选择遮蔽图案186p的侧表面可以彼此对齐。
第一至第四字线电介质图案171、173、175和177与第一至第四字线172、174、176 和178可以分别在字线结构170的阶梯部分处对齐。串选择线结构180和字线结构170可以顺序地在阶梯部分处形成阶梯形。 虚拟字线结构170d可以具有与字线结构170的垂直结构相同的垂直结构，并且可 以位于外围电路区B中。然而，虚拟字线结构170d可以不具有阶梯形状。换言之，虚拟串 选择线结构180d的侧表面和虚拟字线结构170d的侧表面可以彼此对齐。
参照图30，第四层间电介质200可以在半导体衬底IOO上由，例如，氧化硅形成。 具体来讲，第四层间电介质200可以位于第三层间电介质160上和下互连件164上，以填充 字线结构170、串选择线结构180、虚拟字线结构170d和虚拟串选择线结构180d的垂直结 构之间的空间。可以将第四层间电介质200平面化，以暴露预备串选择遮蔽图案186p。由 于虚拟字线结构170d和/或虚拟串选择线结构180d分别延伸成与字线结构170和/或串 选择线结构180基本相同的高度，因此平面化的第四层间电介质200可以具有基本均匀和 平面的顶表面。 相反，当在例如，在外围区中没有虚拟字线结构的传统的半导体器件中将层间电 介质平面化时，单元区和外围电路区之间会出现高度差。然而，根据示例实施例，虚拟字线 结构170d和虚拟串选择线结构180d可以用作虚拟图案，用于均匀保持单元区A和外围电 路区B中的第四层间电介质200的顶表面基本齐平。因此，连接外围电路区B和单元区A的 第四层间电介质200上的电互连件可以得以改进，并且表现出更高的可操作性和可靠性。
参照图3P，可以将预备串选择遮蔽图案186p和预备串选择线184p图案化，以形成 沿着第一方向延伸的串选择遮蔽图案186和串选择线184。可以在包括串选择线184的半 导体衬底100上形成第五层间电介质(未示出)，并且可以将第五层间电介质平面化，以暴 露串选择遮蔽图案186。 再次参照图2A和图3P，可以将第四层间电介质200图案化，以形成用于暴露第一 字线172的第一字线接触孔(未示出)、用于暴露第二字线174的第二字线接触孔(未示 出)、用于暴露第三字线176的第三字线接触孔(未示出)和用于暴露第四字线178的第四 字线接触孔378。可以在外围电路区B中形成用于暴露下互连件164的上互连件接触孔。 可以形成金属层，以填充第一至第四字线接触孔和上互连件接触 L。可以将金属层平面化， 以暴露第四层间电介质200，由此形成第一至第四字线接触塞WLC1至WLC4以及上互连件接 触塞202。 再次参照图2B，可以在包括第一至第四字线接触塞WLC1至WLC4的半导体衬底 100上形成位导电层(未示出)。可以将位导电层图案化，以形成位线BL，位线BL沿着第二 方向将串选择半导体结构188或半导体结构192连接至单元区A。同样，可以形成上焊盘 203，上焊盘203将上互连件接触塞202连接到外围电路区B。 可以在包括位线BL的半导体衬底100上形成第六层间电介质230。可以将第六层 间电介质230和串选择遮蔽图案186图案化，以形成串选择接触孔(未示出)。同样，可以 形成金属层，以填充串接触 L。另外，可以将金属层平面化，以形成串选择接触塞204。串选 择接触塞204可以连接上互连件212。 图4示出包括根据实施例的闪速存储器的存储卡1200的框图。
参照图4，用于支持高容量数据贮存能力的存储卡1200可以包括根据实施例的闪 速存储器件1210。存储卡1200还可以包括存储器控制器1220，用于控制主机和闪速存储 器件1210之间的一般的数据交换。
可以使用SRAM 1221作为中央处理单元(CPU) 1222的操作存储器。主机接口 (1/F) 1223可以包括与存储卡1200连接的主机的数据交换协议。误差校正码(ECC) 1224可以检测并校正从多位闪速存储器件1210中读取的数据的误差。存储器I/F1225可以与闪速存储器件1210连接。CPU 1222可以执行存储器控制器1220的用于数据交换的一般控制操作。虽然没有示出，但是对于本领域的技术人员显而易见的是，为了与主机连接，存储卡1200还可以包括用于存储编码数据的R0M(未示出)。 如上所述，因为闪速存储器件1210可以具有根据实施例的半导体器件的结构，所以闪速存储器件1210可以包括虚拟字线结构，该虚拟字线结构提高存储卡1200中或其它合适的存储系统中的闪速存储器件1210的可靠性和可操作性。例如，通过具有虚拟单元的改善的擦除特性的闪速存储器件1210，可以提供更可靠的存储系统。尤其是，可以在存储系统中提供闪速存储器件1210，例如，固态硬盘(SSD)。在这种情况下，可以防止由虚拟单元造成的误差，从而实现可靠性高的存储系统。 图5示出包括根据实施例的闪速存储系统1310的信息处理系统1300的框图。
参照图5，闪速存储系统1310可以安装在信息处理系统1310，例如，移动器件或桌上型电脑中。信息处理系统1300可以包括经由系统总线1360、CPU 1330、RAM 1340和用户接口 1350连接到闪速存储系统1310的调制解调器1320。闪速存储系统1310可以基本上与上述存储系统或闪速存储系统1210具有相同的构造。闪速存储系统1310可以存储由CPU1330处理的数据或者从外部输入的数据。这里，闪速存储系统1310可以包括，例如，SSD。在这种情况下，信息处理系统1300可以稳定地将高容量数据存储在闪速存储系统1310中。随着其可靠性提高，闪速存储系统1310可以节省/最小化误差校正过程所使用的资源，因此向信息处理系统1300提供高速的数据交换功能。虽然没有示出，但是对于本领域的技术人员来说显而易见的是，信息处理系统1300还可以包括，例如，应用芯片组、摄像机图像处理器(CIS)和输入/输出器件。 可以使用各种封装来安装根据实施例的闪速存储器件或存储系统。各种封装的示例可以包括层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、窝伏尔组件式(Waffle pack)管芯、晶圆形式管芯、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形封装(SOIC)、收縮型小外形封装(SSOP)、薄小外形封装(TSOP)、薄型四方扁平封装(TQFP)、封装中系统(SIP)、多芯片封装(MCP)、晶圆级构造封装(WFP)、晶圆级加工堆叠封装(WSP)等。 注意的是，实现三维存储半导体器件，S卩，有源单元区中的垂直半导体柱的示例可以包括名为"Semiconductor memory device andmethod of manufacturing the s咖e(半导体存储器件及其制造方法)"的日本专利特开公布No. Hei 6-338602、名为"NonvolatileSemiconductorMemory Device and Manufacturing Method Thereof (非易失性半导体存储器件及其制造方法)"的美国专利申请公布No. 20070252201、由Y. Fukuzumi等人所著的名为"Optimal Integration and Characteristics ofVertical Array Devices forUltra-High Density, Bit-Cost Scalable FlashMemory (用于超高密度、位成本可变闪速存储器的垂直阵列器件的最佳集成和特性)"的论文(Electron Device Meeting(电子器件会议)，2007， IEDM2007。 IEEE International,PP. 449-452)，以及由H. Tanaka等人所著的名为"Bit Cost Scalable Technology with Punch and PlugProcess for Ultra High Density Flash Memory (用于超高密度闪速存储器的具有冲孔和插塞工艺的位成本可变技 术)"的论文(VLSI Technology, 2007 IEEE Symposium, pp. 14-15)。通过引用，将上述公 开文件的全部内容合并入本文。 根据实施例的垂直型半导体器件可以包括外围电路区中的虚拟字线结构。外围电 路区中的虚拟字线结构可以延伸成与单元区中的字线结构基本相同的高度，所以其上的平 面化电介质层可以具有基本平面的结构，即，在单元区和外围电路区之间没有高度差。另 外，可以在虚拟字线结构中形成防湿结构，所以可以防止或者基本最小化从半导体器件外 部引入的污染材料或湿气。另外，因为形成根据实施例的半导体器件的方法采用了同时形 成穿过多条垂直堆叠的字线的多个垂直半导体结构的工艺，所以与重复形成多个平面存储 单元相比，每个位的制造成本显著降低。 本文已经公开了示例性实施例，虽然采用了特定术语，但是只是出于通用和描述 性含义而不是出于限制的目的来使用和理解这些术语。因此，本领域的普通技术人员将理 解的是，在不脱离后面权利要求书所阐述的本发明的精神和范围的情况下，可以进行各种 形式和细节上的变化。
权利要求
一种垂直型半导体器件，包括半导体衬底，所述半导体衬底具有单元区和外围电路区；字线结构，所述字线结构位于所述半导体衬底的所述单元区上，所述字线结构包括堆叠在彼此顶部的多条字线；半导体结构，所述半导体结构穿过所述字线结构；栅电介质，所述栅电介质位于所述字线结构和所述半导体结构之间；以及虚拟字线结构，所述虚拟字线结构位于所述外围电路区上，所述虚拟字线结构具有垂直结构，并且包括与所述字线结构相同的组件。
2. 根据权利要求1所述的垂直型半导体器件，其中，所述虚拟字线结构的顶表面和所 述字线结构的顶表面基本齐平。
3. 根据权利要求2所述的垂直型半导体器件，其中，所述虚拟字线结构和所述字线结 构沿着垂直方向具有基本相同的高度。
4. 根据权利要求1所述的垂直型半导体器件，其中，所述虚拟字线结构环绕所述单元区。
5. 根据权利要求1所述的垂直型半导体器件，还包括所述虚拟字线结构中的防湿结构。
6. 根据权利要求5所述的垂直型半导体器件，其中，所述防湿结构在通孔内，所述通孔 垂直穿过所述虚拟字线结构。
7. 根据权利要求5所述的垂直型半导体器件，其中，所述防湿结构延伸穿过所述虚拟 字线结构的整个高度。
8. 根据权利要求7所述的垂直型半导体器件，其中，所述防湿结构环绕所述单元区。
9. 根据权利要求5所述的垂直型半导体器件，其中，所述防湿结构包括氮化硅层。
10. 根据权利要求1所述的垂直型半导体器件，还包括 串选择线结构，所述串选择线结构位于所述字线结构上；以及虚拟串选择线结构，所述虚拟串选择线结构位于所述虚拟字线结构上，所述串选择线 结构的顶表面和所述虚拟串选择线结构的顶表面基本上齐平。
11. 根据权利要求1所述的垂直型半导体器件，其中，所述虚拟字线结构位于离所述单 元区最远的所述外围电路区的边缘部分。
12. 根据权利要求1所述的垂直型半导体器件，还包括所述字线结构和所述半导体衬 底之间的地选择结构。
13. 根据权利要求1所述的垂直型半导体器件，其中，所述字线结构具有阶梯形状。
14. 根据权利要求1所述的垂直型半导体器件，其中，所述字线结构、所述半导体结构 和所述栅电介质限定串联连接的垂直型NAND闪速存储器。
15. —种制造垂直型半导体器件的方法，所述方法包括在半导体衬底的单元区上形成字线结构，所述字线结构包括堆叠在彼此顶部的多条字线；形成穿过所述字线结构的半导体结构；在所述字线结构和所述半导体结构之间形成栅电介质；以及在所述半导体衬底的外围电路区上形成虚拟字线结构，所述虚拟字线结构具有垂直结构，并且包括与所述字线结构相同的组件。
16. 根据权利要求15所述的方法，还包括在所述半导体衬底的所述单元区和所述外围电路区中，形成多个堆叠的字线导电层； 将所述单元区的所述字线导电层图案化，以形成所述字线结构；以及 将所述外围电路区的所述字线导电层图案化，以形成所述虚拟字线结构，使得所述虚 拟字线结构的顶表面和所述字线结构的顶表面基本齐平。
17. 根据权利要求15所述的方法，还包括形成穿过所述虚拟字线结构的防湿结构。
18. 根据权利要求17所述的方法，其中，所述防湿结构由氮化硅层形成。
全文摘要
本发明提供一种垂直型半导体器件及其制造方法。该垂直型半导体器件包括半导体衬底，该半导体衬底具有单元区和外围电路区；字线结构，该字线结构位于半导体衬底的单元区上，字线结构包括堆叠在彼此顶部的多条字线；半导体结构，该半导体结构穿过字线结构；栅电介质，该栅电介质位于字线结构和半导体结构之间；以及虚拟字线结构，该虚拟字线结构位于外围电路区上，虚拟字线结构具有垂直结构，并且包括与字线结构相同的组件。
文档编号H01L21/8239GK101719502SQ20091017903
公开日2010年6月2日 申请日期2009年10月9日 优先权日2008年10月9日
发明者李云京, 李昇埈 申请人:三星电子株式会社