专利名称：混合材料反型模式圆柱体全包围栅cmos场效应晶体管的制作方法
技术领域：
本发明涉及半导体制造技术领域，尤其涉及一种混合材料的反型模式圆柱体全包 围栅CMOS场效应晶体管。
背景技术：
互补金属氧化物半导体(CMOS, Complementary Metal Oxide Semiconductor)器 件是在将N型金属氧化物半导体晶体管(NMOS)与P型金属氧化物半导体晶体管(PMOS)集 成在同一块硅片上的半导体器件。专利申请号为200610028768. 5的中国专利公开了一种 互补金属氧化物半导体器件。图1为该专利公开的互补金属氧化物半导体器件结构示意 图。如图1所示，半导体衬底上形成有第一区域310a、第二区域310b和隔离区305。所述第 一区域310a和第二区域310b并排分布，栅极340贯穿所述第一区域310a、隔离区305和第 二区域310b。在所述栅极340两侧的第一区域310a、第二区域310b中分别形成源极320、 350和漏极330、360。所述栅极340的材料为金属或全金属硅化物，其宽度为2-200nm，所述 栅极340下面的导电沟道宽度为5-500nm。该专利的有益效果在于在第一区域310a形成 PMOS，第二区域310b形成NMOS，所述NMOS和PMOS并排分布，共用一个栅极，形成的CMOS呈 方形分布，这种共栅极的分布能够有效提高晶片面积利用率。 随着器件尺寸的不断縮小，CMOS技术将常规平面CMOS器件沟道长度按比例继续 縮小所面临的日益严重的挑战是如何在控制器件漏电流(I。ff)的同时保持较高的电流驱动 能力(I。n)并且阈值电压有很好的稳定性。短沟道效应(SCE)成为所有常规平面CMOS器件 按比例进一步縮小所难以逾越的一道障碍，它导致器件特性的退化，为进一步縮小常规平 面CMOS器件设置限制。 绝缘体上硅(SOI = Silicon On Insulator)是指以"工程化的"基板代替传统的 体型衬底硅的基板技术，这种基板通常由以下三层构成薄的单晶硅顶层，在其上形成蚀刻 电路；相当薄的埋层氧化层(BOX, buried oxide)，即绝缘二氧化硅中间层；非常厚的体型 衬底硅衬底层，其主要作用是为上面的两层提供机械支撑。由于SOI结构中氧化层把其上 的硅膜层与体型衬底硅衬底层分隔开来，因此大面积的p_n结将被介电隔离(dielectric isolation)取代。源极 (sourceregion)禾口漏极(drain region)向下延伸至埋层氧化层，
有效减少了漏电流和结电容。对于沟道长度以纳米为长度单位的器件来讲，主要由栅极电
场来控制沟道电导而不受漏极散射电场影响变得非常重要。对于SOI器件来讲，不管是采 用部分耗尽还是全耗尽设计，均可以通过减小硅的厚度改善上述问题。与常规平面CMOS器 件相比，基于沟道反型工作模式的双栅或三栅鳍形场效应管具备很好的栅控制及按比例縮 小能力，可以作为22nm及以下节点可供选择的器件。其中，反型模式场效应晶体管，其源区 和漏区的杂质掺杂类型与沟道杂质掺杂类型不同，导电载流子为少数载流子(少子)，源区 和漏区分别于沟道之间存在PN结。此结构器件目前应用最为广泛。 另一方面，在Si材料中，空穴迁移率在(110)Si衬底电流沿〈110〉晶向流动与传 统的(100)Si衬底相比增加一倍以上。而电子迁移率在(100)Si衬底是最高的。为充分利用载流子迁移率依赖于Si表面晶向的优势，IBM公司的Yang等人开发出一种采用混合晶体取向Si衬底制造CMOS电路的新技术。Yang M， leong M， Shi L等人于2003年在《Digestof Technical P即er of InternationalElectron Devices Meeting》杂志上发表的文章《High performance CMOSfabricated on hybrid substrate with different crystalorientations》中介绍了他们的技术。其通过键合和选择性外延技术，NMOS器件制作在具有埋层氧化层的(100)晶面Si表面上，而PMOS器件制作在(110)晶面Si上，PMOS器件性能取得极大提高。当I。ff = 100nA/iim， (110)衬底上的PMOS器件驱动电流提高了 45%。其缺点是制作在外延层上的PMOS器件没有埋层氧化层将其与衬底隔离，因而器件性能还是受到影响。在2009年，第54巻，第14期的《科学通报》杂志上，肖德元、王曦、俞跃辉等人发表的名为《一种新型混合晶向积累型圆柱体共包围栅互补金属氧化物场效应晶体管》的文章中提出了一种新型的CM0S器件，该器件工作于积累模式，采用圆柱体全包围栅的结构，其NMOS和PMOS的沟道采用了不同晶向的Si材料，且均具有埋层氧化层将其与衬底隔离。该器件具备较高的载流子迁移率、可避免多晶硅栅耗尽及短沟道效应等优点。
由于不仅仅是在Si材料中空穴或电子的迁移率不同，在不同的半导体材料中空穴或电子的迁移率也是不同的。鉴于此，本发明为了进一步提升器件性能，提高器件进一步按比例縮小的能力，提出一种新型的工作于反型模式、具有混合材料的圆柱体全包围栅CMOS场效应晶体管，其NMOS和PMOS器件沟道具有不同的材料且均有埋层氧化层将其与衬底隔离。
发明内容
本发明要解决的技术问题在于提供一种混合材料反型模式圆柱体全包围栅CMOS
场效应晶体管，在反型工作模式下，具有高载流子迁移率，低低频器件噪声，并可避免多晶
硅栅耗尽及短沟道效应，增大器件的阈值电压。 为了解决上述技术问题，本发明采用如下技术方案 —种混合材料反型模式圆柱体全包围栅CMOS场效应晶体管，其包括底层半导体
衬底、具有第一沟道的PMOS区域、具有第二沟道的NMOS区域及一个栅区域，其特征在于 所述第一沟道及第二沟道均为圆柱体，且具有不同的半导体材料，所述第一沟道
为n型Ge材料，所述第二沟道为p型Si材料； 所述栅区域将所述第一沟道及第二沟道的表面完全包围； 在所述PM0S区域与NM0S区域之间，除栅区域以外，设有第一埋层氧化层； 在所述PM0S区域与所述底层半导体衬底之间或NMOS区域与所述底层半导体衬底
之间，除栅区域以外，设有第二埋层氧化层。 进一步地，所述PM0S区域和NMOS区域还包括分别位于其沟道两端的源区及漏区。其中所述PMOS区域的源区及漏区为重掺杂的p型Ge材料或GeSi材料；所述NMOS区域的源区及漏区为重掺杂的n型Si材料或SiC材料。 进一步地，所述PM0S区域中的Ge材料为(lll)Ge ;所述NM0S区域中的Si材料为(lOO)Si。 进一步地，所述第一沟道及第二沟道的长度为10-50nm，其横截面的直径为10-80nm。
进一步地，所述栅区域包括将所述第一沟道及第二沟道的表面完全包围的栅介质层以及将所述栅介质层完全包围的栅材料层。
其中，所述的栅材料层为金属或全金属硅化物；所述的栅材料层可以选自钛、镍、钽、鸨、氮化钽、氮化鸨、氮化钛、硅化钛、硅化鸨、硅化镍中的一种或其组合；所述的栅介质层的材料为二氧化硅、氮氧硅化合物或铪基的高介电常数材料中的一种。
进一步地，所述底层半导体衬底的材料为Si。 进一步地，所述第一埋层氧化层或第二埋层氧化层的厚度均为10-200nm，其材料
均为二氧化硅。 作为本发明的优选方案，在所述第一沟道表面与所述栅介质层之间还设有Si钝化层。其中，所述Si钝化层的厚度为0.5-1.5nm。 本发明的混合材料反型模式圆柱体全包围栅CMOS场效应晶体管的有益效果在于 锗(Ge)的电子和空穴迁移率都比硅(Si)快的多(2. 9倍和3. 8倍)，而且，由于锗具有良好的固溶性，通过常规的离子注入和高温退火，很容易形成结，常用的金属材料与锗可以生成金属锗化物形成金属接触。锗技术能和硅CMOS工艺兼容，它的低带宽(Eg)有利于进一步降低电压和功耗。 鉴于此，本发明的PMOS区域和NMOS区域采用了不同的半导体材料(Ge或GeSi、Si或SiC)，特别是第一沟道采用了n型的(lll)Ge材料，第二沟道采用了p型的(100)Si材料。其中，反型模式的CMOS器件中导电载流子为少数载流子(少子)，即第一沟道的导电载流子为n型的(lll)Ge材料中的空穴，第二沟道的导电载流子为p型的(100)Si材料中的电子。经过多次的实验表明空穴迁移率在(lll)Ge材料中与传统的(100)Si材料相比更高。本发明采用(lll)Ge材料替代传统的(100)Si材料，有利于进一步提高其载流子(空穴)迁移速率，使器件具备更好的性能及进一步按比例縮小的能力。与采用混合晶向的Si材料的器件相比，本发明的载流子(空穴)迁移率有更进一步的提升。
此外，本发明中的PMOS区域和NMOS区域同时还具有埋层氧化层将其与衬底隔离，能有效的减少漏电流；且其器件结构简单、紧凑，集成度高，相较于现有技术，本发明在反型工作模式下，具备高载流子迁移率，低低频器件噪声，并可避免多晶硅栅耗尽及短沟道效应，增大了器件的阈值电压。
图1为背景技术中互补金属氧化物半导体器件结构示意图。 图2a-2c为本发明实施例一的器件结构示意图 图2a为俯视图； 图2b为图2a沿XX'的剖面图； 图2c为图2a沿ZZ'方向的剖视图。 图3a-3c为本发明实施例二的器件结构示意图 图3a为俯视图； 图3b为图3a沿XX'的剖面图； 图3c为图3a沿ZZ'方向的剖视图。
图4为本发明的器件结构沟道部分的立体示意图。
图5a为本发明实施例一-中晶体管的俯视图。图5b为图5a沿XX'的剖视图。
图6a为本发明实施例二.中晶体管的俯视图。图6b为图6a沿XX'的剖视图。
图中标记说明100底层半导体衬底201第一埋层氧化层202第二埋层氧化层300NM0S区域301第二沟道302NM0S区域的漏区303NM0S区域的源区400PM0S区域401第一沟道402PM0S区域的漏区403PM0S区域的源区500栅区域501栅介质层502栅材料层503绝缘体介质侧墙隔离结构
具体实施例方式
下面结合附图进一步说明本发明的器件结构，为了示出的方便附图并未按照比例 绘制。 图2a-2c，图3a_3c为本发明器件结构的示意图图2a为俯视图；图2b为图2a沿 XX'的剖面图；图2c为图2a沿ZZ'方向的剖视图。图3a为俯视图；图3b为图3a沿XX' 的剖面图；图3c为图3a沿ZZ'方向的剖视图，沿ZZ'方向的剖视图，主要表示的是沟道部 分的截面情况。其中，本发明的器件结构可以有两种表示形态，图2a-2c和图3a-3c分别表 示了这两种形态。图4为沟道部分的立体形态示意图。
实施例一 如图2a-2c所示，本实施例的混合材料反型模式圆柱体全包围栅CMOS场效应晶 体管包括底层半导体衬底100、具有第一沟道401的PMOS区域400、具有第二沟道301的 NMOS区域300及一个栅区域500。所述第一沟道401及第二沟道301均为圆柱体，且具有 不同的半导体材料。这里所述的半导体材料可以为Si、Ge、Ga、 In等材料。本发明的实施 例中，所述第一沟道401优选为n型Ge材料，所述第二沟道301优选为p型Si材料。所述 栅区域500将所述第一沟道401及第二沟道301的表面完全包围。 在所述PMOS区域400与NMOS区域300之间，除了栅区域500覆盖的区域以外，还 设有第一埋层氧化层201(B0X)将它们隔离，以避免区域之间的相互干扰。在所述NMOS区 域300与所述底层半导体衬底100 (即Si衬底)之间，除了栅区域500所覆盖的部分以外， 还设有第二埋层氧化层202。所述的第二埋层氧化层202可以将所述NMOS区域300或所述 PMOS区域400与所述底层半导体衬底100隔离，有效的减少漏电流，从而提高器件性能。
其中，所述PMOS区域400和NMOS区域300还包括分别位于其沟道两端的源区及 漏区。PMOS区域的源区403及PMOS区域的漏区402为重掺杂的p型Ge材料或GeSi材料； NMOS区域的源区303及NMOS区域的漏区302为重掺杂的n型Si材料或SiC材料。位于下 层的源漏区平行于沟道方向的长度大于位于其上层源漏区的长度，使下层的源漏区暴露出来，从而方便电极的引出。参看图2a，所述的源漏区两端垂直于沟道方向的宽度大于沟道的直径，即所述PM0S区域400和NMOS区域300呈中间细两端宽大的鳍形。由于在不同半导体材料中空穴或电子的迁移率是不同的，故本发明所述PM0S区域400采用(111)晶向的晶体Ge材料；所述NMOS区域300采用(100)晶向的晶体Si材料。 请继续参看图2b、2c，所述栅区域500包括将所述第一沟道401及第二沟道301的表面完全包围的栅介质层501以及将所述栅介质层501完全包围的栅材料层502。其中，所述的栅材料层502为金属或全金属硅化物；所述的金属或全金属硅化物选自钛、镍、钽、鸨、氮化钽、氮化鸨、氮化钛、硅化钛、硅化鸨、硅化镍中的一种或其组合；所述的栅介质层502的材料可以是二氧化硅、氮氧硅化合物或铪基的高介电常数材料中的一种，优选高介电常数的绝缘介质材料。另外，所述底层半导体衬底100为Si衬底，也可为Ge、Ga、In等其他半导体材料。 在器件尺寸设计上，请参看图2c及图4，所述第一沟道401及第二沟道402的长度L为10-50nm，其横截面的直径d为10-80nm。所述第一埋层氧化层201或第二埋层氧化层202的厚度均为10-200nm，其材料均为二氧化硅。作为本发明的优选方案，在所述第一沟道401表面与所述栅介质层501之间还设有Si钝化层，所述Si钝化层的厚度为0. 5-1. 5nm(本附图中没有画出)。 在上述图2b所示器件结构的基础上，经后续半导体制造工艺即可得到完整的晶体管。图5a为本实施例晶体管的俯视图，图5b为其剖视图。其中，所述的后续半导体制造工艺包括在所述栅材料层502上制作栅极、在所述PMOS区域的源区403、NM0S区域的源区303、PMOS区域的漏区402、NMOS区域的漏区302上分别制作源极、漏极。为优化器件性能，栅极两侧还设有绝缘体介质侧墙隔离结构503，其材料可以是二氧化硅、氮化硅等。
实施例二 本发明的另一种表示形态如图3a-3c所示，本实施例的混合材料反型模式圆柱体全包围栅CMOS场效应晶体管的器件结构包括底层半导体衬底100、具有第一沟道401的PMOS区域400、具有第二沟道301的NMOS区域300及一个栅区域500。所述第一沟道401及第二沟道301均为圆柱体，且具有不同的半导体材料。这里所述的半导体材料可以为Si、Ge、Ga、In等材料。本发明的实施例中，所述第一沟道401优选为n型Ge材料，所述第二沟道301优选为p型Si材料。所述栅区域500将所述第一沟道401及第二沟道301的表面完全包围。在所述PMOS区域400与NMOS区域300之间，除了栅区域500覆盖的区域以外，还设有第一埋层氧化层201 (BOX)将它们隔离，以避免区域之间的相互干扰。
与实施例一的不同之处在于在所述NMOS区域300与PMOS区域400之间，除了栅区域500覆盖的区域以外，设有第一埋层氧化层201 ;在所述PM0S区域400与所述底层半导体衬底100之间，除了栅区域500所覆盖的部分以外，设有第二埋层氧化层202。也就是说本发明的器件结构由上至下可以如实施例一，依次为PMOS区域400、第一埋层氧化层201、NMOS区域300、第二埋层氧化层202及底层半导体衬底100 ;或如实施例二，依次为NMOS区域300、第一埋层氧化层201、 PMOS区域400、第二埋层氧化层202及底层半导体衬底100。除此之外，实施例二与实施例一的其他技术方案相同。 在图3c所示器件结构的基础上，经后续半导体制造工艺即可得到完整的晶体管。图6a为本实施例晶体管的俯视图，图6b为其剖视图。其中，所述的后续半导体制造工艺包
7括在所述栅材料层502上制作栅极、在所述PM0S区域的源区403、 NM0S区域的源区303、 PMOS区域的漏区402、 NMOS区域的漏区302上分别制作源极、漏极。栅极两侧还制备有绝 缘体介质侧墙隔离结构503，其材料可以是二氧化硅、氮化硅等。 至此混合材料反型模式圆柱体全包围栅CMOS场效应晶体管的结构介绍完毕，本
发明中涉及的其他技术属于本领域技术人员熟悉的范畴，在此不再赘述。 为了进一步分析实施例一及实施例二中器件的性能，本发明采用了较为精准的流
体力学模型和量子力学密度渐变模型，考虑并应用了与掺杂以及表面粗糙有关的迁移率退
化模型进行三维技术仿真。仿真结果表明本发明的混合材料反型模式圆柱体全包围栅CMOS
场效应晶体管具备许多常规鳍形场效应管器件(其中包括长方体全包围栅场效应管)所不
具备的优点。 由于本发明采用了 (lll)Ge材料替代传统的(lOO)Si材料，有利于进一步提高其 载流子(空穴)迁移速率，使器件具备更好的性能及进一步按比例縮小的能力。与采用混 合晶向的Si材料的器件相比，本发明的载流子(空穴)迁移率有更进一步的提升。在反型 工作模式下，采用圆柱体全包围栅结构、高介电常数栅介质和金属栅，可避免多晶硅栅耗尽 及短沟道效应等。采用圆柱体全包围栅场效应晶体管结构，器件在不同的栅氧厚度及沟道 掺杂情况下均表现出良好的输出转移特性，其中以沟道未掺杂(轻掺杂)和薄栅氧为最佳。
上述实施例仅用以说明而非限制本发明的技术方案。任何不脱离本发明精神和范 围的技术方案均应涵盖在本发明的专利申请范围当中。
权利要求
一种混合材料反型模式圆柱体全包围栅CMOS场效应晶体管，其包括底层半导体衬底、具有第一沟道的PMOS区域、具有第二沟道的NMOS区域及一个栅区域，其特征在于所述第一沟道及第二沟道均为圆柱体，且具有不同的半导体材料，所述第一沟道为n型Ge材料，所述第二沟道为p型Si材料；所述栅区域将所述第一沟道及第二沟道的表面完全包围；在所述PMOS区域与NMOS区域之间，除栅区域以外，设有第一埋层氧化层；在所述PMOS区域与所述底层半导体衬底之间或NMOS区域与所述底层半导体衬底之间，除栅区域以外，设有第二埋层氧化层。
2. 根据权利要求l所述混合材料反型模式圆柱体全包围栅CMOS场效应晶体管，其特征 在于所述PMOS区域和NMOS区域还包括分别位于其沟道两端的源区及漏区。
3. 根据权利要求2所述混合材料反型模式圆柱体全包围栅CM0S场效应晶体管，其特征 在于所述PMOS区域的源区及漏区为重掺杂的p型Ge材料或GeSi材料；所述NMOS区域的 源区及漏区为重掺杂的n型Si材料或SiC材料。
4. 根据权利要求1或3所述混合材料反型模式圆柱体全包围栅CMOS场效应晶体管， 其特征在于所述PMOS区域中的Ge材料为(lll)Ge ;所述NMOS区域中的Si材料为(100) Si。
5. 根据权利要求l所述混合材料反型模式圆柱体全包围栅CMOS场效应晶体管，其特征 在于所述第一沟道及第二沟道的长度为10-50nm，其横截面的直径为10-80nm。
6. 根据权利要求1所述混合材料反型模式圆柱体全包围栅CM0S场效应晶体管，其特征 在于所述栅区域包括将所述第一沟道及第二沟道的表面完全包围的栅介质层以及将所 述栅介质层完全包围的栅材料层。
7. 根据权利要求6所述混合材料反型模式圆柱体全包围栅CM0S场效应晶体管，其特征在于所述的栅介质层的材料为二氧化硅、氮氧硅化合物或铪基的高介电常数材料中的一 种。
8. 根据权利要求6所述混合材料反型模式圆柱体全包围栅CM0S场效应晶体管，其特征在于所述的栅材料层为金属或全金属硅化物。
9. 根据权利要求6所述混合材料反型模式圆柱体全包围栅CM0S场效应晶体管，其特征在于所述的栅材料层选自钛、镍、钽、钨、氮化钽、氮化钨、氮化钛、硅化钛、硅化钨或硅化镍中的一种或其组合。
10. 根据权利要求1所述混合材料反型模式圆柱体全包围栅CMOS场效应晶体管，其特征在于所述底层半导体衬底的材料为Si。
11. 根据权利要求1所述混合材料反型模式圆柱体全包围栅CMOS场效应晶体管，其特 征在于所述第一埋层氧化层或第二埋层氧化层的厚度均为10-200nm。
12. 根据权利要求1所述混合材料反型模式圆柱体全包围栅CMOS场效应晶体管，其特 征在于所述第一埋层氧化层或第二埋层氧化层的材料均为二氧化硅。
13. 根据权利要求1所述混合材料反型模式圆柱体全包围栅CMOS场效应晶体管，其特 征在于在所述第一沟道表面与所述栅介质层之间还设有Si钝化层。
14. 根据权利要求13所述混合材料反型模式圆柱体全包围栅CM0S场效应晶体管，其特 征在于所述Si钝化层的厚度为0. 5-1. 5nm。
全文摘要
本发明公开了一种混合材料反型模式圆柱体全包围栅CMOS场效应晶体管，其包括具有第一沟道的PMOS区域、具有第二沟道的NMOS区域及栅区，其特征在于所述的第一沟道及第二沟道均为圆柱体，且具有不同的半导体材料，所述的第一沟道为n型的Ge材料，所述的第二沟道为p型的Si材料；栅区域将所述第一沟道及第二沟道的表面完全包围；在PMOS与NMOS区域之间、PMOS区域或NMOS区域与Si衬底之间均有埋层氧化层将它们隔离。本器件结构简单、紧凑，集成度高，在反型工作模式下，采用圆柱体全包围栅结构，高介电常数栅介质和金属栅，可避免多晶硅栅耗尽及短沟道效应等。
文档编号H01L29/423GK101719498SQ200910199720
公开日2010年6月2日 申请日期2009年12月1日 优先权日2009年12月1日
发明者张苗, 王曦, 肖德元, 薛忠营, 陈静 申请人:中国科学院上海微系统与信息技术研究所