微影图案化方法

专利名称：微影图案化方法
技术领域：
本发明涉及半导体元件的制造方法，特别是涉及制造这些半导体元件的图案化方法。
背景技术：
半导体集成电路(IC)工业已历经快速成长。集成电路材料与设计上的科技进展 已形成数个集成电路世代，其中每一世代具有较前一世代更小且更复杂的电路。在集成电 路发展的进程中，随着几何尺寸[亦即，利用一制造工艺(即制程，以下均称为制造工艺) 可形成的最小构件(或线)]的减少，功能密度(亦即，每晶片面积的互连元件的数量)大 体上已获得增加。此一尺寸缩减过程通常可提供增进生产效率与降低相关成本的优势。这 样的尺寸缩减亦已增加了处理与制造集成电路的复杂性，为了实现这些进展，在集成电路 处理与制造上需要相似的发展。举例而言，随着技术节点持续缩减，执行许多微影方法，例 如超紫外光(EUV)微影及/或电子束(e-beam)微影方法，来进行更小特征的图案化。超紫 外光与电子束微影方法改善小特征的图案化。然而，这些微影方法的更短波长与更高的能 量，已观测到元件损害可能会发生在即将制造的元件上。
由此可见，上述现有的微影图案化方法在产品结构、制造方法与使用上，显然仍存 在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心 思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没 有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能 创设一种新的微影图案化方法，实属当前重要研发课题之一，亦成为当前业界极需改进的 目标。发明内容
本发明的目的在于，克服现有的集成电路制造方法存在的缺陷，而提供一种新的 微影图案化方法，所要解决的技术问题是在基材与光阻层之间加入导电层与保护层，其中， 保护层可提供较佳的隔离，而避免电子转移或电子局部充电，导电层则可提供至地面的电 子转移路径或电荷散逸路径，非常适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出 的一种微影图案化方法，包含提供一基材；形成一第一材料层于该基材上，其中该第一材 料层包含一非共轭式高分子聚合物；形成一第二材料层于该第一材料层上，其中该第二材 料层包含一共轭式高分子聚合物；形成一第三材料层于该第二材料层上；以及；利用一超 紫外光微影制造工艺或一电子束微影制造工艺来图案化该第三材料层。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的微影图案化方法，其中形成包含该非共轭式高分子聚合物的该第一材料层 的步骤包含提供具有由多个非共轭式高分子聚合物组成的一骨架的该第一材料层。
前述的微影图案化方法，还包含从一聚甲基丙烯酸甲酯(PMMA)、一酚甲醛(Bakelite)、一聚乙烯(PE)、一聚丙烯(PP)、一聚对羟基苯乙烯(PHS)、一聚碳酸酯树脂 (polycarbonate)、一聚脂(polyester)、与上述材料的组合中的至少一者选择该非共轭式 高分子聚合物。
前述的微影图案化方法，其中形成包含该共轭式高分子聚合物的该第二材料层的 步骤包含提供具有由多个共轭式高分子聚合物组成的一骨架的该第二材料层。
前述的微影图案化方法，还包含从一多环芳香族(Polyaromatic)高分子聚合物、 一异质芳香族(Polyheteroaromatic)高分子聚合物、与上述材料的组合中的至少一者选 择该共轭式高分子聚合物。
前述的微影图案化方法，其中形成该第三材料层的步骤包含沉积或涂布一超紫外 光光阻材料或一电子束光阻材料。
本发明的目的及解决其技术问题还采用以下技术方案来实现的。依据本发明提出 的一种微影图案化方法，包含提供一基材；形成一保护层于该基材上；形成一导电层于该 保护层上；形成一光阻层于该导电层上；以及；曝光与显影该光阻层。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的微影图案化方法，其中形成该保护层的步骤包含沉积或涂布包含一非共轭 式高分子聚合物的一材料层。
前述的微影图案化方法，还包含从聚甲基丙烯酸甲酯(PMMA)、酚甲醛(Bakelite)、 聚乙烯(PE)、聚丙烯(PP)、聚对羟基苯乙烯(PHS)、聚碳酸酯树脂(polycarbonate)、及聚脂 (polyester)中的至少一者选择该非共轭式高分子聚合物。
前述的微影图案化方法，其中形成该导电层的步骤包含沉积或涂布包含一高分子 聚合物的一材料层，其中该高分子聚合物提供一共轭式高分子聚合物的一电子结构或一共 轭式高分子聚合物的一本质导电性。
前述的微影图案化方法，其中形成该导电层的步骤包含沉积或涂布包含一共轭式 高分子聚合物的一材料层。
前述的微影图案化方法，还包含从聚乙炔(Polyacetylene)、聚苯 (Polyphenylene)、聚噻吩(Polythiophene)、聚泌咯(Polypryrrole)、聚呋喃 (Polyfuran)、聚苯胺(Polyaniline)、聚对苯亚乙烯(PolyphenyleneVinylene)、聚亚噻吩 亚乙烯(Polythienylene Vinylene)、聚茈亚乙烯(Polypyrylene Vinylene)与聚亚呋喃亚 乙烯(Polyfurylene Vinylene)中的至少一者选择该共轭式高分子聚合物。
前述的微影图案化方法，其中形成该光阻层的步骤包含形成一超紫外光光阻层或 一电子束光阻层，且曝光该光阻层的步骤包含利用一超紫外光曝光制造工艺或一电子束曝 光制造工艺。
前述的微影图案化方法，其中形成该超紫外光光阻层或该电子束光阻层的步骤包 含使该超紫外光光阻层或该电子束光阻层包含聚对羟基苯乙烯(PiB)高分子聚合物、聚甲 基丙烯酸甲酯(PMMA)高分子聚合物、酚醛(Novolac)高分子聚合物、或上述材料的组合。
本发明的目的及解决其技术问题另采用以下技术方案来实现的。依据本发明提 出的一种微影图案化方法，包含提供一基材；形成一抗反射覆盖层于该基材上，其中该抗 反射覆盖层设置来保护该基材免受电子放电或电子转移；形成一导电层于该抗反射覆盖层 上，其中该导电层是设置来提供一电子转移路径或一电荷散逸路径；以及形成一光阻层于该导电层上。
本发明与现有技术相比具有明显的优点和有益效果。由以上可知，为达到上述目 的，本发明提供许多不同的实施例。一种示范微影图案化方法包含提供基材；形成包含非 共轭式高分子聚合物(Non-conjugated Polymer)的第一材料层于基材上；形成包含共轭 式高分子聚合物的第二材料层于第一材料层上；形成第三材料层于第二材料层上；以及利 用超紫外光微影制造工艺或电子束微影制造工艺，图案化第三材料层。
在一实施例中，微影图案化方法包含提供基材；形成保护层于基材上；形成导电 层于保护层上；以及形成光组层于导电层上。保护层可装配来保护基材，以避免基材遭受电 子放电或电子转移。导电层可设置来提供电子转移路径或电荷散逸路径。此方法更包含进 行曝光与显影制造工艺。
借由上述技术方案，本发明微影图案化方法至少具有下列优点及有益效果本发 明的图案化微影方法形成保护层与导电层于光阻层与基材之间。保护层与导电层可在后续 处理期间，有效降低对于基材的损伤。保护层可提供基材/元件较佳的隔离效果，保护基材 /元件使其不受电子放电的损害，并可防止电子转移。而导电层可提供至地面的电子转移路 径及/或提供电荷散逸。
综上所述，本发明揭示一种集成电路元件的制造方法。该方法是一微影图案化方 法。该微影图案化方法可包含提供基材；形成保护层于基材上；形成导电层于保护层上； 形成光阻层于导电层上；以及曝光并显影光阻层。本发明在技术上有显著的进步，并具有明 显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够 更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。


图1绘示依照本发明的数个态样的一种集成电路元件的制造方法的流程图。
图2A至图2F绘示依照图1的方法的一种集成电路元件的数个实施例在各个制造 阶段中的数个剖面图。
100 方法102 方框
104 方框106 方框
108 方框110 方框
112 方框200 半导体元件
210 基材212 隔离区
220A 栅极结构220Bι 栅极结构
222 界面层224 栅极层
226 密封层227 栅极间隙衬
228 间隙壁230 第一材料层
232 第二材料层234 第三材料层
234A 曝光部分234Bι 未曝光部分具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合 附图及较佳实施例，对依据本发明提出的微影图案化方法其具体实施方式
、结构、方法、步 骤、特征及其功效，详细说明如后。
需强调的是，根据业界的标准实务，各特征并未依比例绘示，且目的仅是用以说 明。事实上，为了使讨论更为清楚，各特征的数量及尺寸都可任意地增加或减少。
可了解的是以下的揭示提供了许多不同的实施力或例子，以执行本发明的不同特 征。以下所描述的构件与安排的特定例子是用以简化本发明。当然这些仅为例子，并非限 制。举例而言，第一特征形成于第二特征之上或上(与类似描述)可能包含第一与第二特征 以直接接触的方式形成的实施例，且亦可包含额外特征可能形成在第一与第二特征之间的 实施例。此外，本揭示可能会在各例子中重复参考数字及/或文字。这样的重复是基于简 单与清楚的目的，以其本身而言并非用以指定所讨论的各实施例及/或配置之间的关系。
请参照图1与图2A至图2F，方法100与半导体元件200共同描述于下。图2A至 图2F绘示依照一实施方式的一种半导体元件200在方法100的各个制造阶段期间的数个 部分或全部的剖面图。半导体元件200是一集成电路或其一部分，此集成电路可包含数个 记忆晶胞及/或逻辑电路。半导体元件200可包含数个被动构件(又称无源构件)，例如 电阻、电容、电感及/或熔线；数个主动构件(又称有源构件)，例如P型通道场效晶体管 (PFETs)、N型通道场效晶体管(NFETs)、金属氧化物半导体场效晶体管(MOSFETs)、互补式 金属氧化物半导体晶体管(CMOk)、高电压晶体管及/或高频晶体管；其他适合构件；及/ 或上述构件的组合。
可了解的是，可在方法100进行之前、期间或之后，提供额外的步骤，且在本方法 的另外的实施例中，可取代或消除以下所述的步骤中的一些步骤。可进一步了解到的是，可 将额外的特征加入半导体元件200中，且在半导体元件200的另外的实施例中，可取代或消 除以下所述的特征中的一些特征。方法100与对应的半导体元件200仅为示范例子，并非 限制。举例而言，描画在图2A至图2F中的集成电路元件的结构仅为示范例子，许多相似的 方法可用来形成任何相似元件。
方法100为应用在制作半导体元件的一种微影方法。在本揭示中，可交换地使用微 影(Lithography)、浸式微影(Immersion Lithography)、光微影(Photolithography) > 与光学式微影(Optical Lithography)等用词。光微影是一种制造工艺，应用于微制造，例 如半导体制造，以选择性地移除薄膜或基材的数个部分。此制造工艺利用光来将图案(例 如，几何图案)自光罩转移至基材上的光敏层(例如，光阻、或简化的「阻剂」)。光在光敏层 的曝光区中造成化学变化，而可能增加或减少曝光区的可溶性。若曝光区变得更为可溶，光 敏层称为正型光阻。若曝光区变得更不可溶，光敏层称为负型光阻。可在曝光基材之前或 之后，进行烘烤制造工艺，例如曝后烘烤(Post-exposure Baking)制造工艺。显影制造工 艺以显影溶液选择性地移除已曝光或未曝光区域，而在基材上形成曝光图案。接着，在图案 化的光阻保护下方的基材(或材料层)的数个区域下，一连串的化学处理可将曝光图案雕 刻/蚀刻至基材(或材料层)中。替代性地，可进行金属沉积、离子植入或其他制造工艺。 最后，适当的试剂移除(或剥除)剩余的光阻，而此基材已准备好来进行电路制作的下一阶 段中将重复整个制造工艺。在复杂的集成电路(例如，新型的互补式金属氧化物半导体晶体管)中，基材可能历经多次的光微影循环。
请参照图1与图2A所示，方法100开始于方框102，而提供基材210。基材210 为半导体基材，且此半导体基材包含元素半导体，此元素半导体包含晶体型态的硅及/或 锗；复合半导体，此复合半导体包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟； 合金半导体，此合金半导体包含锗化硅(SiGe)、磷化镓砷(GaAsP)、砷化铝铟(AlInAs)、砷 化铝(AWaAs)、砷化镓铟(GaInAs)、磷化镓铟(feJnP)及/或磷化镓铟砷(feJnAsP)；或上 述材料的组合。合金半导体基材可具有梯度分布(gradient)的锗化硅特征，其中在梯度分 布的锗化硅特征中，硅与锗的成分从一地的一比率变化至另一地处的另一比率。合金锗化 硅可形成在硅基材上。锗化硅基材可经应变处理。此外，基材可为绝缘体上半导体(SOI)。 在一些例子中，基材可包含经掺杂的磊晶层。在其他例子中，硅基材可包含多层复合半导体 结构。
根据在此技术领域中已知的设计要求，基材210包含各种掺杂区(例如，P型井或 N型井)。这些掺杂区掺有P型掺质，例如硼或二氟化硼；N型掺质，例如磷或砷；或上述掺 质的组合。这些掺杂区可以P型井结构、N型井结构、双井(Dual-well)结构型式或利用抬 升结构(Raised Structure)，而直接形成在基材210上。半导体基材210可进一步包含各 种主动区(又称有源区)，例如为N型金属氧化物半导体晶体管元件(称为NMOS元件)所 设置的区域、以及为P型金属氧化物半导体晶体管元件(称为PMOS元件)所设置的区域。 可了解的是，半导体元件200可利用互补式金属氧化物半导体科技处理方式加以制作，因 此有些制造工艺在此便不再详述。
一个示范隔离区212形成在基材210上，以隔离基材210的各个区域。隔离区212 是利用隔离技术，例如区域硅氧化(LOCOS)技术或浅沟渠隔离(STI)技术，以定义出并电性 隔离各个区域。在本实施例中，隔离区212包含一个浅沟渠隔离。隔离区212包含氧化硅、 氮化硅、氮氧化硅、其他适合材料、或上述材料的组合。隔离区212利用任何适合制造工艺 加以制作。举例而言，浅沟渠隔离的制作包含微影制造工艺、在基材中蚀刻出沟渠(例如， 利用干蚀刻及/或湿蚀刻)、以及以一个或多个介电材料填充沟渠(例如，利用化学气相沉 积制造工艺)。在一些例子中，经填充的沟渠可具有多层结构，例如以氮化硅或氧化硅填充 的热氧化衬垫层。
可在基材210上形成一个或多个栅极结构220A与220B。这些栅极结构220A与 220B可利用任何适合制造工艺来加以制作。举例而言，栅极结构220A与220B之制作可利 用一程序，此程序包含沉积、微影图案化与蚀刻制造工艺。沉积制造工艺包含化学气相沉积 (CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、 有机金属化学气相沉积(MOCVD)、遥控等离子体化学气相沉积(RPCVD)、等离子体增益化学 气相沉积(PECVD)、电镀、其他适合的方法、及/或上述方法的组合。微影图案化制造工艺 包含光阻涂布(例如，旋转涂布)、软烤、光罩对准、曝光、曝光后烘烤、显影光阻、冲洗、干燥 (例如，硬烤)、其他适合制造工艺、及/或上述制造工艺的组合。替代性地，可利用其他合适 的方法，例如无光罩微影、电子束直写与离子束直写，来执行或取代微影曝光制造工艺。蚀 刻制造工艺包含干蚀刻、湿蚀刻、及/或其他蚀刻方法(例如，反应性离子蚀刻)。蚀刻制造 工艺亦包含纯化学(湿蚀刻)、纯物理(离子研磨)、及/或上述方法的组合。可了解的是， 这些栅极结构可利用相同处理步骤与处理材料同时制作；可利用多样化的处理步骤与处理8材料独立于另一者而制作；或者，可利用同步与独立的处理步骤与处理材料的组合来加以 制作。
在本实施例中，栅极结构220A与220B包含栅极堆叠、密封层226、栅极间隙衬227 以及栅极间隙壁228，其中栅极堆叠包含界面层222与栅极层224。栅极堆叠利用任何适合 制造工艺，包含在此所描述的制造工艺，来加以制作。在一实施例中，界面层与栅极层沉积 在基材210上。接着，利用一适合制造工艺，例如旋转涂布制造工艺，形成一层光阻于前述 的栅极层上，并图案化此层光阻，而形成图案化光阻特征。接下来，可利用干蚀刻制造工艺， 将光阻的图案转移至下方层(例如，界面层与栅极层)，以形成栅极堆叠。之后，可剥除光阻 层。在另一实施例中，形成硬罩幕层(又称硬掩模层)于栅极层上；形成图案化的光阻层于 硬罩幕层上；将光阻层的图案转移至硬罩幕层，接着转移至栅极层与界面层，以形成栅极结 构220A与220B之栅极堆叠。可了解的是，上述例子并未限制可用以形成栅极堆叠的处理 步骤。
利用任何适合制造工艺来形成任何适合厚度的界面层222于基材210上。举例而 言，界面层222包含氧化硅层(例如，热氧化物或化学氧化物)。替代性地，界面层222包含 氮氧化硅(SiON)。
利用任何适合制造工艺形成任何适合厚度的栅极层2M于界面层222上。栅极层 224包含一层或多层材料层，包含界面层、高介电常数介电层、介电层、覆盖层、扩散/阻障 层、蚀刻终止层、导电层、硬罩幕层、其他适合层、及/或上述材料层的组合。高介电常数介 电层可包含氧化铪(HfO2)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧 化钛铪(HfTiO)、氧化锆铪(HfZrO)、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适合高介电 常数介电材料、及/或上述材料的组合。栅极层可包含含硅材料；含锗材料；金属，例如铝、 铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、碳化钽、氮化钽硅(TaSiN)、及/或氮碳化钽 (TaCN)；其他适合材料；及/或上述材料的组合。在一实施例中，栅极层包含一层二氧化硅 与一层高介电常数介电材料。栅极层可为以相同或不同掺杂的已掺杂多晶硅。栅极层可 包含功函数层。举例而言，栅极结构220A可为PMOS元件设置，且栅极结构220B可为NMOS 元件设置，或者反之亦然。若需要PMOS元件的P型功函数金属(P-金属)，可使用氮化钛 (TiN)、氮化钨(WN)或钨。另一方面，若需要NMOS元件的N型功函数金属(N-金属)，可采 用铝化钛(TiAl)、氮化钛铝(TiAlN)或氮碳化钽。在一些例子中，功函数层包含掺杂的导电 金属氧化物材料。
密封层2 可形成在栅极结构220A与220B之栅极堆叠的侧壁上。在本实施例中， 密封层2 形成在界面层222与栅极层224的侧壁上。密封层2 包含介电材料，例如氮 化硅、氧化硅、氮氧化硅、其他适合材料、及/或上述材料的组合。密封层2 可包含单一层 或数层的结构。可利用任何适合制造工艺形成任何适合厚度的密封层226。
可进一步形成间隙衬227与栅极间隙壁228。可利用任何适合制造工艺形成任何 适合厚度的间隙衬227与栅极间隙壁228。间隙衬227可包含氧化物材料(例如，氧化硅)， 而位于栅极结构220A与220B的每一侧上的栅极间隙壁2 可包含氮化物材料(例如，氮 化硅)。在许多例子中，栅极间隙壁2 包含介电材料，例如氮化硅、氧化硅、氮氧化硅、其他 适合材料、及/或上述材料的组合。栅极间隙壁2 可用以偏移后续形成的掺杂区，例如重 掺杂源极/漏极区。
各种掺杂区亦可形成在基材210中。例如，各种掺杂区包含轻掺杂源极/漏极 (LDD)区与源极/漏极(S/D)区(亦称为重掺杂源极/漏极区)。可利用一个或多个离子植 入制造工艺、微影、扩散、及/或其他适合制造工艺，来制作轻掺杂源极/漏极区与源极/漏 极区。掺杂配方可取决于将制造的件的类型，例如NMOS元件或PMOS元件。举例而言，以P 型掺质，例如硼或二氟化硼；N型掺质，例如磷或砷；或上述掺质的组合，来掺杂轻掺杂源极 /漏极区与源极/漏极区。轻掺杂源极/漏极区与源极/漏极区可包含各种掺杂外型。可 了解的是，轻掺杂源极/漏极区可在栅极间隙壁2 形成之前制作，且在一个或多个植入制 造工艺后，轻掺杂源极/漏极区可对准密封层2 的外侧边缘。此外，可进行一个或多个回 火制造工艺，以活化轻掺杂源极/漏极区及/或源极/漏极区。回火制造工艺包含快速热 回火(RTA)及/或激光回火制造工艺。应该注意的是，在后续回火制造工艺(例如，活化制 造工艺)期间，轻掺杂源极/漏极区中的掺质可朝栅极堆叠的侧壁扩散，而使每个轻掺杂源 极/漏极区的一部分可延伸于部分密封层226的下方。在一个或多个植入制造工艺后，源 极/漏极区可对准间隙壁228的外侧边缘。源极/漏极区可进一步包含数个抬升的源极/ 漏极区，如此一来，可在基材210中形成结晶态的硅锗特征，其中抬升的源极/漏极区可利 用一个或多个磊晶制造工艺加以制作。这些磊晶制造工艺包含化学气相沉积技术(例如， 气相磊晶(VPE)及/或超高真空化学气相沉积(UHV-CVD))、分子束磊晶、及/或其他适合制 造工艺。磊晶制造工艺可利用气态及/或液态前驱物，这些前驱物与基材210的成分互相 作用。因此，根据元件架构，可达到应变通道，以增加载子迁移率以及提升元件性能。
亦可形成一个或多个接触特征，例如硅化区。接触特征与源极/漏极区耦合。接 触特征包含硅化物材料，例如硅化镍(NiSi)、硅化镍钼(NiPtSi)、硅化镍钼锗(NiPtGeSi)、 硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化钼(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴 (CoSi)、其他适合材料、及/或上述材料的组合。利用任何适合制造工艺制作接触特征，这 些适合制造工艺包含在此所描述的制造工艺。举例而言，可利用硅化(自我对准硅化)制 造工艺，来制作接触特征。可沉积金属材料于基材上，包含基材(例如，硅区域)及/或掺 杂区上。在沉积后，硅化物化(Salicidation)的制造工艺可以在已沉积的金属材料与硅区 域之间的一反应而继续进行，其中此反应系在升高的温度下进行，且此升高的温度的选择 是基于特定的一金属材料或数种材料而定。之后，移除未反应的金属材料。已反应的硅化 物可能需要额外的热制造工艺，以降低硅化物的电阻。
半导体元件200更可包含一层或多层抗反射覆盖层(例如，上抗反射覆盖层 (TARC)及/或底部抗反射覆盖层(BARC))。可藉由形成半导体元件200的额外特征的方式， 来继续进行传统处理，其中形成半导体元件200的额外特征可包含一个或多个图案化制造 工艺。例如，一般而言，抗反射覆盖层，例如底部抗反射覆盖层，沉积在基材上，而光阻层沉 积在底部抗反射覆盖层上。接着，曝光并显影此光阻层。随着技术节点持续朝向微缩化， 特别是技术节点22纳米及以下，采用更短波长的微影方法，包含超紫外光微影与电子束微 影。由于这些微影方法的更短波长与更高的能量，因此已观测到元件损害可能会发生在半 导体元件上。
举例而言，在超紫外光微影制造工艺期间，超紫外光光子(辐射)被吸收时，透过 游离而产生光电子与二次电子。超紫外光辐射可直接产生能量范围介于约SOeV至约90eV 的光电子。当这些光电子在光阻中慢下来时，这些光电子甚至会产生较低能量的电子(例子)。在开始进行一化学反应前，二次电子可能显现出几个或数十eV的能量，并 于光阻中行进约数十纳米，如此会实质增加光阻中的化学反应的程度。这些二次电子曝光 可能会导致解析度的减低、显著的线边缘粗糙、以及线宽变异。
超紫外光相关元件的缺陷归因为超紫外光辐射的内部游离能。一个问题为从上光 阻表面解放的光电子的喷出所导致的正向充电，而光电子从上光阻表面的解放是由超紫外 光辐射所造成，如此会导致静电放电、或部分污染与元件损坏。另一个问题为污染沉积在光 阻上，其中污染来自于周遭因热而排出的碳氢化合物，而周遭因热而排出的碳氢化合物导 因于超紫外光或电子束驱动的反应。电子束微影利用较超紫外光微影高的能量(例如，能 量大于2keV)，如此显现出电子束相关的元件的缺陷类似于超紫外光相关的元件的缺陷。因 此，本发明导入导电层与保护层(亦称为抗反射覆盖层)沉积在基材与光阻层之间。保护 层可提供较佳的隔离，而避免电子转移或电子局部充电。导电/散逸层可提供至地面的电 子转移路径或电荷散逸路径。
在方框104中，请参照图2B所示，利用任何适合制造工艺形成任何适合厚度的第 一材料层230于基材210上。第一材料层230是一保护层。保护层包含高分子聚合物系列 材料。在本例子中，保护层包含高分子聚合物系列材料，且此高分子聚合物系列材料包含非 共轭式高分子聚合物。此非共轭式高分子聚合物提供对基材(及/或半导体元件)的隔离。 此隔离可保护基材(及/或半导体元件)免于损伤，其中此损伤可能由在后续制造工艺期 间所产生的电子放电(例如，在一曝光制造工艺期间所发生的电子放电)所造成。非共轭 式高分子聚合物的例子包含
权利要求
1.一种微影图案化方法，其特征在于包含提供一基材；形成一第一材料层于该基材上，其中该第一材料层包含一非共轭式高分子聚合物；形成一第二材料层于该第一材料层上，其中该第二材料层包含一共轭式高分子聚合物；形成一第三材料层于该第二材料层上；以及；利用一超紫外光微影制造工艺或一电子束微影制造工艺来图案化该第三材料层。
2.如权利要求1所述的微影图案化方法，其特征在于其中形成包含该非共轭式高分子 聚合物的该第一材料层的步骤包含提供具有由多个非共轭式高分子聚合物组成的一骨架 的该第一材料层。
3.如权利要求2所述的微影图案化方法，其特征在于还包含从一聚甲基丙烯酸甲酯、 一酚甲醛、一聚乙烯、一聚丙烯、一聚对羟基苯乙烯、一聚碳酸酯树脂、一聚脂、与上述材料 的组合中的至少一者选择该非共轭式高分子聚合物。
4.如权利要求1所述的微影图案化方法，其特征在于其中形成包含该共轭式高分子聚 合物的该第二材料层的步骤包含提供具有由多个共轭式高分子聚合物组成的一骨架的该 第二材料层。
5.如权利要求4所述的微影图案化方法，其特征在于还包含从一多环芳香族高分子聚 合物、一异质芳香族高分子聚合物、与上述材料的组合中的至少一者选择该共轭式高分子 聚合物。
6.如权利要求1所述的微影图案化方法，其特征在于其中形成该第三材料层的步骤包 含沉积或涂布一超紫外光光阻材料或一电子束光阻材料。
7.一种微影图案化方法，其特征在于包含提供一基材；形成一保护层于该基材上；形成一导电层于该保护层上；形成一光阻层于该导电层上；以及；曝光与显影该光阻层。
8.如权利要求7所述的微影图案化方法，其特征在于其中形成该保护层的步骤包含沉 积或涂布包含一非共轭式高分子聚合物的一材料层。
9.如权利要求8所述的微影图案化方法，其特征在于还包含从聚甲基丙烯酸甲酯、酚 甲醛、聚乙烯、聚丙烯、聚对羟基苯乙烯、聚碳酸酯树脂、及聚脂中的至少一者选择该非共轭 式高分子聚合物。
10.如权利要求7所述的微影图案化方法，其特征在于其中形成该导电层的步骤包含 沉积或涂布包含一高分子聚合物的一材料层，其中该高分子聚合物提供一共轭式高分子聚 合物的一电子结构或一共轭式高分子聚合物的一本质导电性。
11.如权利要求7所述的微影图案化方法，其特征在于其中形成该导电层的步骤包含 沉积或涂布包含一共轭式高分子聚合物的一材料层。
12.如权利要求11所述的微影图案化方法，其特征在于还包含从聚乙炔、聚苯、聚噻 吩、聚泌咯、聚呋喃、聚苯胺、聚对苯亚乙烯、聚亚噻吩亚乙烯、聚茈亚乙烯与聚亚呋喃亚乙烯中的至少一者选择该共轭式高分子聚合物。
13.如权利要求7所述的微影图案化方法，其特征在于其中形成该光阻层的步骤包含 形成一超紫外光光阻层或一电子束光阻层，且曝光该光阻层的步骤包含利用一超紫外光曝 光制造工艺或一电子束曝光制造工艺。
14.如权利要求13所述的微影图案化方法，其特征在于其中形成该超紫外光光阻层或 该电子束光阻层的步骤包含使该超紫外光光阻层或该电子束光阻层包含聚对羟基苯乙烯 高分子聚合物、聚甲基丙烯酸甲酯高分子聚合物、酚醛高分子聚合物、或上述材料的组合。
15.一种微影图案化方法，其特征在于包含提供一基材；形成一抗反射覆盖层于该基材上，其中该抗反射覆盖层设置来保护该基材免受电子放 电或电子转移；形成一导电层于该抗反射覆盖层上，其中该导电层是设置来提供一电子转移路径或一 电荷散逸路径；以及形成一光阻层于该导电层上。
全文摘要
本发明揭示一种集成电路元件的制造方法。该方法是一微影图案化方法。该微影图案化方法可包含提供基材；形成保护层于基材上；形成导电层于保护层上；形成光阻层于导电层上；以及曝光并显影光阻层。本发明的图案化微影方法形成保护层与导电层于光阻层与基材之间。保护层与导电层可在后续处理期间，有效降低对于基材的损伤。保护层可提供基材/元件较佳的隔离效果，保护基材/元件使其不受电子放电的损害，并可防止电子转移。而导电层可提供至地面的电子转移路径及/或提供电荷散逸。
文档编号H01L21/82GK102034752SQ20091026139
公开日2011年4月27日 申请日期2009年12月24日 优先权日2009年9月25日
发明者刘恒信, 李宏仁, 林进祥, 黄义雄 申请人:台湾积体电路制造股份有限公司