专利名称：高边nldmos结构的制作方法
技术领域：
本发明涉及一种高边NLDMOS结构，属于高压功率器件领域，可应用于马达驱动、电 源管理、平板显示器驱动等芯片的电路中。
背景技术：
LDM0S (Lateral Diffused Medal-Oxide-Semiconductor)是一种横向双扩散的MOS结构 。它利用硼磷两次扩散差形成沟道，可以利用再分布温度和时间精确控制沟道长度，因而其 沟道长度可以不受光刻最小尺寸的限制。LDMOS在沟道和漏极之间有一个较长的低浓度的漂 移区，起提高器件关态击穿电压的作用。
开态导通电阻(Rdson)和关态击穿电压(BVdss)是LDMOS最重要的两个参数。Rdson 越小，LDMOS的驱动能力越强；BVdss越大，LDMOS工作的可靠性就越高。 一般来说，Rdson与 BVdss是一对矛盾，减小导通电阻需要以降低击穿电压作为代价。根据导电载流子类型的不 同，LDM0S器件可以分为NLDM0S和PLDM0S。 NLDMOS用P阱做沟道区，N阱做漂移区，在相同面 积下驱动能力比PLDM0S大l-2倍。因此电路中的驱动管多为NLDMOS。
功率集成电路中的LDMOS采用BCD (Bipolar CMOS DM0S)工艺制作。为了与标准CM0S工 艺兼容，BCD工艺一般采用P型衬底。器件直接做在P型衬底上的工艺称为非外延BCD工艺；在 衬底上生长一层硅薄膜，在硅膜上形成器件的工艺称为外延BCD工艺。外延BCD工艺易于形成 埋层，器件的性能和隔离效果较好。根据外延掺杂类型的不同，外延BCD工艺可分为N外延和 P外延两种。由于N外延中的多数载流子是电子，迀移率比较高，容易制作高性能的N型器件 ，目前应用得较多。本发明提出的高边NLDM0S结构，就是基于P衬底—N外延的BCD工艺。
由于LDM0S具有高耐压、低导通电阻、易于集成等特点，在功率开关领域中获得了广泛 的运用。半H桥驱动电路是一种常见的功率开关电路。如图1所示，该驱动电路包括两个 NLDM0S(T1和T2)和一个负载(L)。两个NLDM0S串联接在电源(VCC)和地(GND)之间，负载 接在两个NLDMOS的结点N和地之间。其中电源和结点N之间的NLDMOS (T2)称为高边LDM0S ( 上管)，结点N和地之间的NLDM0S (Tl)称为低边LDM0S (下管)。Gl、 Dl、 Sl分别为下管的 栅极、漏极和源极；G2、 D2、 S2为上管的栅极、漏极和源极。上管和下管轮流导通，为负载 提供电流。
图2是典型的高边NLDM0S的结构示意图。P型衬底201上是N型外延203。衬底和外延之间是N型埋层202，起着防止P阱204和P衬底201发生穿通的作用。P阱204形成LDM0S的沟道，N阱 213构成器件的漏端漂移区。P阱204中的P+注入区205连接器件的背栅电极206， N+注入区 208连接源电极207; N阱213中的N+注入区208a连接漏电极212。背栅电极206通常和源电极 207接在一起，起到稳定器件阈值电压的作用。栅电极210的下方是LDM0S的栅氧209。栅电极 210有一部分延伸到场氧211上，起场板的作用，可以优化器件的电势分布。
高边NLDMOS的漏端接电源，源端接负载。当器件导通时，源端拉到电源电压，电流从电 源流经上管再到负载。此时器件源端和P型衬底之间的电压为电源电压。 一般来说N外延的浓 度比较低，为了防止源端和衬底之间发生穿通击穿，需要在衬底和外延之间增加一浓度很高 的N型埋层(NBL)。当器件关闭时，源端为低电平，此时漏源之间降落的电压为电源电压。 因为NBL的浓度较大，阻止了耗尽层在纵向的扩展，NBL和P阱之间电势线密集，纵向容易提 前击穿。要提高器件的纵向耐压，通常需要增大外延层的厚度或降低漂移区的掺杂浓度。增 大外延层的厚度会提高生产成本，而且增加了隔离器件的深P阱的结深和横扩面积。降低漂移 区的浓度会增大器件的导通电阻，降低器件的驱动能力。因此，在不增加外延层厚度和牺牲 器件性能的前提下，提高器件的关态漏源击穿电压就很重要。
发明内容
本发明要解决的技术问题是提供一种高边NLDMOS结构，以克服现有技术存在的器件关 态时电势线集中到源端和NBL之间，导致漏源击穿电压较低的缺点。
本发明采取的技术方案是在现有技术的基础上，把全区段的N型埋层NBL变为只出现在 源端下方的部分区段的N型埋层NBL。部分N型埋层NBL的长度为器件总长度的三分之一 (最小 )到三分之二 (最大)。器件开态时，源端下方的NBL防止了源端和衬底之间发生穿通击穿 ;器件关态时，由于漏端下方去掉了埋层NBL，耗尽区扩展到漏端下方的N外延和P衬底，电 势在源端和漏端之间较为均匀地分布，这样源端和源端下方的NBL之间的电势就可以远远小 于电源电压，从而增加了器件的纵向耐压能力。
本发明的有益效果是在不增加外延层厚度和器件面积的情况下，显著提高了器件的关态 击穿电压，同时对器件的其他性能没有影响。
图1为现有技术的典型的半H桥驱动电路的电路图，包括一个高边NLDMOS、低边NLDMOS和 电感负载。
图2为现有技术的高边NLDMOS器件的结构剖面图。 图3是本发明的高边NLDMOS器件的结构剖面图。图4是现有技术的高边NLDM0S击穿时的电势分布图。 图5是本发明的高边NLDMOS击穿时的电势分布图。
图6是现有技术和本发明的关态击穿电压对比图，横坐标是器件的漏源电压，纵坐标是 器件漏源电流密度。其中61代表现有技术的击穿电压曲线，62代表本发明的击穿电压曲线。
具体实施例方式
具体实施例方式结合说明书附图和实施例对本发明做进一步说明。图3是本发明的高 边NLDMOS的结构示意图。P衬底201上方是部分N型埋层202。部分N型埋层202和部分P衬底 201上方是N型外延203。 N型外延203上方为阱区。P阱204形成LDM0S的沟道，N阱213构成器件 的漏端漂移区。P阱204中的P+注入区205连接器件的背栅电极206， N+注入区208连接源电极 207; N阱213中的N+注入区208a连接漏电极212。栅电极210为多晶硅制作的、覆盖在栅氧209 上方，并有一部分延伸到场氧211上，起场板的作用。
背栅电极206通常和源电极207连接在一起。
以上所述的N型埋层202的长度为该器件的P型衬底201全长的三分之一到三分之二。 通常，把N型埋层202的长度制作为器件P型衬底201全长的二分之一。 图4是典型的高边NLDMOS击穿时的电势分布曲线。可以看到电势线集中在源端的P阱204 和N型埋层202之间。这是由于NBL阻止了耗尽区向衬底的扩展，限制了器件的纵向耐压。图 5是本发明的器件击穿时的电势分布。由于采用了部分NBL结构，电势线比较均匀地分布在了 源端和漏端，从而降低了P阱204和N型埋层202之间的压降。图6是现有技术的典型器件击穿 电压曲线6l和本发明的器件击穿电压曲线62的对比。可以看出改进后的器件击穿电压有了明 显的提高。由于器件的导通电阻主要由P阱204和N阱213决定，因此本发明对器件所做的改进 对导通电阻没有影响，同时不增加外延层的厚度和器件的面积。
权利要求
1.一种高边NLDMOS结构，它包括P型衬底(201)、N型外延(203)，N型外延(203)上方有P阱(204)和N阱(213)；其中P阱(204)形成LDMOS的沟道，N阱(213)构成器件的漏端漂移区；P阱(204)中的P+注入区(205)连接器件的背栅电极(206)，N+注入区(208)连接源电极(207)；N阱(213)中的N+注入区(208a)连接漏电极(212)；栅电极(210)覆盖在栅氧(209)上方，并有一段延伸到场氧(211)上；其特征在于在P型衬底(201)与N型外延(203)之间的N型埋层(202)是部分区段的，位于源端的下方。
2.根据权利要求1所述的高边NLDM0S结构，其特征在于背栅电极( 206)与源电极(207)连接。
3.根据权利要求1所述的高边NLDM0S结构，其特征在于N型埋层( 202)的长度为P型衬底(201)全长的三分之一到三分之二。
4.根据权利要求1所述的高边NLDM0S结构，其特征在于N型埋层( 202)的长度为P型衬底(201)全长的二分之一。
全文摘要
本发明公开了一种高边NLDMOS结构。本发明在原有高边NLDMOS的基础上，将原来在P衬底(201)与N型外延(203)之间的全区段的N型埋层(202)改为部分区段的N型埋层(202)。一般来说，N型埋层(202)的长度为P型衬底(201)全长的三分之一到三分之二。通常将N型埋层(202)的长度制作为P型衬底(201)全长的二分之一左右。本发明既阻止了器件开态时源和衬底之间发生穿通击穿，又使关态时器件的电势线在源端和漏端均匀分布，提高了器件的关态击穿电压，而且不增加外延层厚度和器件的面积、不影响器件的性能。本发明可应用于马达驱动、电源管理、平板显示器驱动等芯片的电路中。
文档编号H01L29/66GK101540339SQ200910302100
公开日2009年9月23日 申请日期2009年5月5日 优先权日2009年5月5日
发明者斌 张, 张世峰, 胡佳贤, 雁 韩, 韩成功 申请人:浙江大学