专利名称：硅控整流器的制作方法
技术领域：
本发明关于一种半导体器件，特别是关于一种硅控整流器。
背景技术：
随着半导体工艺制程的日益先进，在IC设计中，静电放电(ESD)的保护受到越来越多设计者的关注。组成ESD保护电路的元器件包括电阻(Resistor)，二极管(Diode)，三极管(Bipolar)，栅极接地金氧半场效应晶体管(GGM0SFET)，栅极耦合金氧半场效应晶体管(GCM0SFET)，硅控整流器(SCR)等等。在众多的ESD防护器件中，硅控整流器(SCR)由于其较低的维持电压，使得在相同的面积下具有最好的ESD防护能力。但是SCR结构作为ESD防护器件时，具有较高的触发电压值，使得整个电路的ESD防护效果并不如预期的理想。为了降低SCR结构过高的触发电压值，设计者研发出了多种经改善的SCR结构，例如低触发电压的硅控整流器(LVTSCR Low Voltage Triggering SCR)，改善的横向硅控整流器(MLSCR :Modified Lateral SCR)。图1为现有技术中的MLSCR结构剖面图，图2为现有技术中的LVTSCR结构剖面图。 结合图1及图2所示，现有技术的SCR结构包括半导体衬底；该半导体衬底上方的N阱和P 阱；形成于N阱中的利用浅沟槽隔离(STI)结构相互隔开的第一 P+掺杂区和第一 N+掺杂区，用作阳极；形成于P阱中的利用浅沟槽隔离(STI)相互隔开第二 P+掺杂区和第二 N+掺杂区，用作阴极；形成于上述N阱与P阱相接合的位置的第三N+掺杂区，利用浅沟槽隔离结构(STI)隔开第三掺杂区与第二 P+掺杂区，在MLSCR结构中，同样利用浅沟槽隔离结构 (STI)隔开第三掺杂区与第二 N+掺杂区，而在LVTSCR结构中，第三掺杂区与第二 N+掺杂区之间通过栅极(gate)连接至阴极。然而上述硅控整流器的结构却存在如下缺点由于PNPN结构中NP结间浅沟槽隔离结构(STI)的存在，SCR触发电流路径较长，以MLSCR为例，如图1所示，其触发电流路径需经A-B-C-D-E-F-G-H-I-J，这样会导致其寄生电阻R和寄生电容C都比较大，其PNPN结构所形成的寄生PNP和NPN三极管的放大系数β降低，另一方面由于寄生电阻R和计生电容C会导致时间常数τ =RC较大进而进一步降低寄生三极管对或硅控整流器SCR的打开速度，换句话来说当频率较高或者持续时间较短的窄脉冲来到时，现有技术所述的PNPN结构的ESD保护电路不能及时发挥应有保护功能，亦即该NP结的STI影响ESD的正常保护功能。综上所述，可知先前技术的硅控整流器存在浅沟槽隔离结构(STI)影响ESD静电放电正常保护功能的问题，因此实有必要提出改进的技术手段，来解决此一问题。
发明内容
为克服上述现有技术的硅控整流器存在浅沟槽隔离结构影响ESD正常保护功能的问题，本发明的主要目的在于提供一种硅控整流器，其通过去除部分STI，同时采用硅化金属阻止区以减小电流路径，进而增大寄生三极管的放大器系数，从而提高硅控整流器的打开速度，提高硅控整流器的ESD保护能力。为达上述及其它目的，本发明一种硅控整流器，至少包含半导体衬底；形成于该半导体衬底上方的N阱和P阱；形成于该N阱中的第一 P+掺杂区和第一 N+掺杂区；形成于该P阱中的第二 P+掺杂区和第二 N+掺杂区；形成于该N阱与该P阱相接合位置的第三掺杂区；以及形成于该第三掺杂区上方的硅化金属阻止区。进一步地，该第三掺杂区为第三P+掺杂区或第三N+掺杂区。进一步地，该硅化金属阻止区的长度以不超过该第一 P+掺杂区与该第二 N+掺杂区相接合区域的长度为宜。进一步地，该第二 N+掺杂区与该第三掺杂区接合处的上方设置一连接阴极的栅极。进一步地，该硅化金属阻止区的长度以不超过该第三掺杂区及该第三掺杂区与该第一 P+掺杂区相接合区域为宜。进一步地，该第一 P+掺杂区与该第一 N+掺杂区之间具有隔离结构，该第二 P+掺杂区与该第二 N+掺杂区之间具有隔离结构。与现有技术相比，本发明一种硅控整流器通过去除中间的第三掺杂区与第一 P+ 掺杂区及第二 N+掺杂区的STI，并于第三掺杂区上方形成一硅化金属阻止区，使得PNPN结构所形成的寄生PNP和NPN三极管的源、漏和栅的方块电阻值恢复到原来的值，静电放电时经过大电阻时产生大的压降，进而减小电流路径，增大寄生三极管的放大系数，提高寄生三极管或硅控整流器的打开速度，达到提高ESD保护能力的目的。
图1为现有技术中的MLSCR结构剖面图；图2为现有技术中的LVTSCR结构剖面3为本发明一种硅控整流器之一较佳实施例的结构剖面图；图4为本发明一种硅控整流器之一另一较佳实施例的结构剖面具体实施例方式以下通过特定的具体实例并结合
本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。图3为本发明一较佳实施例的SCR结构剖面图。在本较佳实施例中，ESD保护电路为MLSCR，如图3所示，本发明一种可控硅整流器包括半导体衬底31，可为P衬底或N衬底；衬底31上为阱区，包括N阱32与P阱38 ；形成于N阱32中用作阳极的第一 P+掺杂区 33和第一 N+掺杂区34，第一 P+掺杂区33与第一 N+掺杂区34利用浅沟槽隔离结构35或场氧化区形成的隔离结构相互隔开，第一 N+掺杂区34设置在远离P阱38的一端，第一 P+掺杂区33设置在靠近P阱38的一端；形成于P阱38中用作阴极的第二 P+掺杂区36和第二 N+掺杂区37，第二 P+掺杂区36与第二 N+掺杂区37利用浅沟槽隔离结构35或场氧化区形成的隔离结构相互隔开，第二 P+掺杂区36设置在远离N阱32的一端，第二 N+掺杂区 37设置于靠近N阱32的一端；形成于上述N阱32和P阱38相接合位置的第三掺杂区39， 第三掺杂区39例如通过触发扩散的方式形成，可以为第三N+掺杂区，也可以为第三P+掺杂区；以及形成于该第三掺杂区39上方的硅化金属阻止区40，长度以不超过第一 P+掺杂区33与第二 N+掺杂区37相接合区域的长度为宜，硅化金属阻止区40通过SALICIDE BLOCK 工艺增加一张掩膜版定义SALICIDE BLOCK区域，然后去除该区域的金属硅化物，使PNPN结构所形成的寄生PNP和NPN三极管的源、漏和栅的方块电阻值恢复到原来的值，静电放电时经过大电阻时产生大的压降，因此电流减小，PNPN结构所形成的寄生PNP和NPN三极管的放大系数β增大，提高寄生三极管对或可控硅整流器的打开速度，达到提高ESD保护能力的目的。图4为本发明另一较佳实施例的SCR结构剖面图。在本较佳实施例中，ESD保护电路为LVTSCR，与MLSCR结构不同的是，在本实施例中，第二 N+掺杂区37与第三掺杂区39 连接处的上方设置一连接阴极的栅极(gate)41，硅化金属阻止区40形成于第三掺杂区39 上，硅化金属区40的覆盖区域以不超过第三掺杂区39及第三掺杂区30与第一 P+掺杂区 33的接合处为宜。通过上述分析，可见，本发明一种硅控整流器通过去除中间的第三掺杂区与第一 P+掺杂区及第二 N+掺杂区之间的STI，并于第三掺杂区上方形成一硅化金属阻止区，使得 PNPN结构所形成的寄生PNP和NPN三极管的源、漏和栅的方块电阻值恢复到原来的值，静电放电时经过大电阻时产生大的压降，进而减小电流，增大寄生三极管的放大系数，提高寄生三极管或硅控整流器的打开速度，达到提高ESD保护能力的目的。上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此， 本发明的权利保护范围，应如权利要求书所列。
权利要求
1.一种硅控整流器，至少包含 半导体衬底；形成于该半导体衬底上方的N阱和P阱； 形成于该N阱中的第一 P+掺杂区和第一 N+掺杂区； 形成于该P阱中的第二 P+掺杂区和第二 N+掺杂区； 形成于该N阱与该P阱相接合位置的第三掺杂区；以及形成于该第三掺杂区上方的硅化金属阻止区。
2.如权利要求1所述的硅控整流器，其特征在于该第三掺杂区为第三P+掺杂区或第三N+掺杂区。
3.如权利要求2所述的硅控整流器，其特征在于该硅化金属阻止区的长度以不超过该第一 P+掺杂区与该第二 N+掺杂区相接合区域的长度为宜。
4.如权利要求2所述的硅控整流器，其特征在于该第二N+掺杂区与该第三掺杂区接合处的上方设置一连接阴极的栅极。
5.如权利要求4所述的硅控整流器，其特征在于该硅化金属阻止区的长度以不超过该第三掺杂区及该第三掺杂区与该第一 P+掺杂区相接合区域为宜。
6.如权利要求3或5所述的硅控整流器，其特征在于该第一P+掺杂区与该第一 N+掺杂区之间具有隔离结构，该第二 P+掺杂区与该第二 N+掺杂区之间具有隔离结构。
全文摘要
本发明公开一种硅控整流器，包括半导体衬底；形成于该半导体衬底上方的N阱和P阱；形成于该N阱中的第一P+掺杂区和第一N+掺杂区；形成于该P阱中的第二P+掺杂区和第二N+掺杂区；形成于该N阱与该P阱相接合位置的第三掺杂区；以及形成于该第三掺杂区上方的硅化金属阻止区，本发明通过采用硅化金属阻止区减小了电流路径，同时增大了PNPN结形成的寄生三极管的放大器系数，从而提升了硅控整流器的打开速度，提高了硅控整流器的ESD保护能力。
文档编号H01L29/87GK102208455SQ20111007656
公开日2011年10月5日 申请日期2011年3月29日 优先权日2011年3月29日
发明者胡剑 申请人:上海宏力半导体制造有限公司