专利名称：一种新型的双bit线SONOS单元结构及其制作方法
技术领域：
本发明涉及一种半导体储存单元的制作方法，尤其涉及一种可实现同一储存单元能够保存twin bit数据的SONOS存储单元、及其制作方法。
背景技术：
非挥发性半导体存储器的基本工作原理是在一个MOSFET的栅介质中存储电荷。 其中电荷被存储在一个适当的介质层的分立的俘获中心里的器件被称为电荷俘获器件。这类器件中最常用的是硅一氧化硅一氮化硅一氧化硅一娃(SONOS)存储器。非挥发性存储器在半导体存储器件中扮演着重要的角色。随着NVM器件尺寸的不断减小，浮栅型非易失挥发性存储器的漏电流随着隧穿氧化物厚度的减小而不断增大，使隧穿氧化物厚度的继续减小受到了限制。因此，使用陷阱材料作为电荷存储介质的SONOS存储器被人们所关注，陷阱材料可以固定注入电荷，在一定程度上阻止了存储电荷的泄漏。SONOS存储器除了尺寸小之外，还具有良好的耐受性、低操作电压、低功耗、工艺简单、与标准CMOS工艺兼容等优点。传统的SONOS结构如图1所示，底部为基体1，两边分别是源极11和漏极12，往上依次是隧穿氧化层2、存储层3、阻挡氧化层4及多晶硅栅极5。随着半导体技术的不断发展，存储器件体积越来越小、但是对数据存储量的要求越来越高，如何在保证存储器件体积减小或不变、以及稳定性的前提下，大幅度提高存储器件的存储容量已成为目前存储技术发展的关键。
发明内容
本发明提供了一种新型的双bit线(twin bit) SONOS单元结构及其制作方法，实现了一个SONOS存储单元可以保存twin bit的数据，这样在不改变器件尺寸的前提下，就可以使存储容量提高一倍。而且这种结构引用STI (浅沟道隔离)的理念，将同一单元的两个bit线进行物理隔绝，从而阻止了 bit线间电荷横向扩散，进一步实现了准确确定每个 bit线的开关状态，对存储单元的每个bit线数据耐久性及电荷保持性都得到改善。本发明第一个目的是提供一种双bit线SONOS单元结构的制作方法，步骤包括 步骤1，在硅基底上方依次沉积氧化硅层、储存层、阻挡层和栅极多晶硅层，制备出
SONOS栅极基体；
步骤2，在所述SONOS栅极基体上进行光刻胶涂布和显影，露出栅极基体中间部分，刻蚀栅极基体露出的部分至硅基底，形成贯穿栅极基体两端的沟槽，去除剩余的光刻胶； 步骤3，在所述沟槽内表面、以及剩余栅极基体上表面沉积氧化硅阻挡层； 步骤4，沉积多晶硅，对沟槽进行填充；
步骤5，去除步骤4中沉积的多晶硅和步骤3中沉积氧化硅阻挡层至与剩余栅极基体上表面平行；
步骤6，在剩余栅极基体上表面进行光刻胶涂布、显影和刻蚀形成SONOS多晶硅栅极。本发明上述的制作方法中，所述沟槽宽度优选为7(T80nm。
本发明上述的制作方法中，步骤3中所述沉积氧化硅阻挡层厚度优选为8(Γ200Α。本发明上述的制作方法中，步骤3中所述氧化硅阻挡层沉积方法优选采用原位水汽生成工艺(ISSG，In-situ Steam Generation)，但也可以是本领域技术人员已知的其它现有技术。本发明上述的制作方法中，步骤4中所述多晶硅沉积方法优选采用高纵深比填沟工艺(HARP，High Aspect Ratio Process)，但也可以是本领域技术人员已知的其它现有技术。本发明上述的制作方法中，步骤5中去除沉积的多晶硅和氧化硅阻挡层的方法采用化学机械抛光工艺(CMP，Chemical Mechanical Polishing)。本发明上述HARP、ISSG、CMP工艺均为已有技术。本发明第二个目的是提供一种如上述方法制作的双bit线SONOS单元结构，包括硅基底和位于所述硅基底上表面的两个栅极，所述两个栅极由下至上依次为氧化层、储存层、阻挡层和多晶硅层；所述两个栅极之间通过沟槽隔离，所述沟槽内填充有多晶硅；所述两个栅极之间不存在离子注入区，所述在两个栅极外侧的硅基底部分分别为源端和漏端的离子注入区。其中，所述外侧指的的是所述栅极与沟槽相背的一侧。本发明上述的SONOS单元结构，所述沟槽内填充的多晶硅与沟槽内壁之间还含有一层氧化硅层。其中，所述沟槽内填充的多晶硅与沟槽内壁之间的氧化硅层厚度优选为 80 200A。本发明上述的SONOS单元结构，所述沟槽宽度(即两个栅极之间的距离)优选为 70 80nm。本发明上述的SONOS单元结构，所述栅极特征线宽为5(T350nm。本发明制备的双bit线SONOS单元结构，实现一个SONOS存储单元可以保存twin bit的数据，这样在不改变器件尺寸的前提下，就可以使存储容量提高一倍。而且这种结构引用STI (浅沟道隔离)的理念，将同一单元的2个bit线进行物理隔绝，从而阻止了 bit线间电荷横向扩散，进一步实现了准确确定每个bit的开关状态，对存储单元的每个bit数据耐久性及电荷保持性都得到改善。
图1为现有技术中SONOS单元结构示意图2为本发明双bit线SONOS单元结构制作方法流程图，其中
图2A为SONOS栅极基体的制备；
图2B为对SONOS栅极基体进行刻蚀；
图2C为沉积氧化硅阻挡层；
图2D为沉积多晶硅；
图2E为去除氧化硅阻挡层和多晶硅；
图3为本发明双bit线SONOS单元结构示意图，其中
图3A为本发明双bit线SONOS单元结构两个栅极和沟槽结构示意图3B为本发明双bit线SONOS单元结构详细结构示意图。
具体实施例方式本发明提供了一种双bit线SONOS单元结构的制作方法，在SONOS栅极多晶硅淀积完成以后，额外增加一张光罩，在SONOS单元的多晶硅栅极刻蚀出一个沟槽(7(T80nm)， 之后运用淀积氧化硅阻挡层(厚度在8(Γ100Α)，接着再淀积硅晶硅，对沟槽进行填充，然后进行多晶硅栅极平坦化，形成新型的SONOS存储单元栅极。所制作的多晶硅栅的特征线宽在50-350nm左右，实现了一个SONOS存储单元可以保存twin bit的数据，并且这种结构引用STI (浅沟道隔离)的理念，将同一单元的2个bit线进行物理隔绝，阻止bit线间电荷横向扩散。下面通过具体实施例对本发明制作双bit线SONOS单元结构的方法以及所制作的双bit线SONOS单元结构进行详细的介绍和描述，以使更好的理解本发明，但下述实施例并不限制本发明范围。实施例1
步骤1，SONOS栅极基体的制备
如图2A所示，在硅基底1上方依次沉积氧化硅层2、储存层(氮化硅层)3、阻挡层(氧化硅层)4和栅极多晶硅层5，制备出SONOS栅极基体。步骤2，对SONOS栅极基体进行刻蚀
如图2B所示，在所述SONOS栅极基体上进行光刻胶涂布和显影，露出栅极基体中间部分，刻蚀栅极基体露出的部分至硅基底1上表面，形成贯穿栅极基体两端的沟槽23，沟槽宽度为70nm。然后去除剩余的光刻胶。步骤3，沉积氧化硅阻挡层
如图2C所示，采用ISSG工艺，在沟槽23的内表面、以及剩余栅极基体上表面均勻沉积一层厚度为80A的氧化硅阻挡层6。其中，ISSG工艺为本领域已知技术，可由本领域技术人员根据现有知识进行实施。步骤4，沉积多晶硅
如图2D所示，采用HARP工艺沉积多晶硅7，对沟槽23进行填充。其中，HARP工艺为本领域已知技术，可由本领域技术人员根据现有知识进行实施。步骤5，去除氧化硅阻挡层和多晶硅
如图2E所示，CMP工艺平坦化多晶硅栅极，利用CMP工艺去除多余的氧化硅阻挡层6和多晶硅7，至氧化硅阻挡层6和多晶硅7上表面与剩余多晶硅栅极上表面(即多晶硅5上表面)处于同一平面。其中，CMP工艺为本领域现有技术，抛光液和抛光条件可由本领域技术人员根据现有知识进行选择。步骤6，形成SONOS多晶硅栅极
采用现有技术，进行光刻胶涂布、显影，以及刻蚀形成SONOS多晶硅栅极。实施例2
步骤1，SONOS栅极基体的制备
如图2A所示，在硅基底1上方依次沉积氧化硅层2、储存层(氮化硅层)3、阻挡层(氧化硅层)4和栅极多晶硅层5，制备出SONOS栅极基体。
5
步骤2，对SONOS栅极基体进行刻蚀
如图2B所示，在所述SONOS栅极基体上进行光刻胶涂布和显影，露出栅极基体中间部分，刻蚀栅极基体露出的部分至硅基底1上表面，形成贯穿栅极基体两端的沟槽23，沟槽宽度为75nm。然后去除剩余的光刻胶。步骤3，沉积氧化硅阻挡层
如图2C所示，采用ISSG工艺，在沟槽23的内表面、以及剩余栅极基体上表面均勻沉积一层厚度为150A的氧化硅阻挡层6。其中，ISSG工艺为本领域已知技术，可由本领域技术人员根据现有知识进行实施。步骤4，沉积多晶硅
如图2D所示，采用HARP工艺沉积多晶硅7，对沟槽23进行填充。其中，HARP工艺为本领域已知技术，可由本领域技术人员根据现有知识进行实施。步骤5，去除氧化硅阻挡层和多晶硅
如图2E所示，CMP工艺平坦化多晶硅栅极，利用CMP工艺去除多余的氧化硅阻挡层6和多晶硅7，至氧化硅阻挡层6和多晶硅7上表面与剩余多晶硅栅极上表面(即多晶硅5上表面)处于同一平面。其中，CMP工艺为本领域现有技术，抛光液和抛光条件可由本领域技术人员根据现有知识进行选择。步骤6，形成SONOS多晶硅栅极
采用现有技术，进行光刻胶涂布、显影，以及刻蚀形成SONOS多晶硅栅极。实施例3
步骤1，SONOS栅极基体的制备
如图2A所示，在硅基底1上方依次沉积氧化硅层2、储存层(氮化硅层)3、阻挡层(氧化硅层)4和栅极多晶硅层5，制备出SONOS栅极基体。步骤2，对SONOS栅极基体进行刻蚀
如图2B所示，在所述SONOS栅极基体上进行光刻胶涂布和显影，露出栅极基体中间部分，刻蚀栅极基体露出的部分至硅基底1上表面，形成贯穿栅极基体两端的沟槽23，沟槽宽度为80nm。然后去除剩余的光刻胶。步骤3，沉积氧化硅阻挡层
如图2C所示，采用ISSG工艺，在沟槽23的内表面、以及剩余栅极基体上表面均勻沉积一层厚度为200A的氧化硅阻挡层6。其中，ISSG工艺为本领域已知技术，可由本领域技术人员根据现有知识进行实施。步骤4，沉积多晶硅
如图2D所示，采用HARP工艺沉积多晶硅7，对沟槽23进行填充。其中，HARP工艺为本领域已知技术，可由本领域技术人员根据现有知识进行实施。步骤5，去除氧化硅阻挡层和多晶硅
如图2E所示，CMP工艺平坦化多晶硅栅极，利用CMP工艺去除多余的氧化硅阻挡层6和多晶硅7，至氧化硅阻挡层6和多晶硅7上表面与剩余多晶硅栅极上表面(即多晶硅5上表面)处于同一平面。其中，CMP工艺为本领域现有技术，抛光液和抛光条件可由本领域技术人员根据现有知识进行选择。步骤6，形成SONOS多晶硅栅极
采用现有技术，进行光刻胶涂布、显影，以及刻蚀形成SONOS多晶硅栅极。实施例4
参照图3，本发明上述实施例制备的双bit线SONOS单元，包括硅基底1，左栅极22和右栅极21，两个栅极位于硅基底1的上表面，两个栅极中间通过沟槽23隔绝。硅基底1设有源端离子注入区11和漏端离子注入区12，两个离子注入区分别位于两个栅极与沟槽23 相背的一侧。左栅极22和右栅极21结构相同，从硅基底1上表面开始，右下至上依次为氧化硅层2、存储层(氮化硅层)3、阻挡层(氧化硅)4和栅极多晶硅5。沟槽23内填充有多晶硅7。实施例5
在实施例4的基础上，本发明双bit线SONOS单元的沟槽内，还填充有氧化硅阻挡层6， 氧化硅阻挡层6位于多晶硅7沟槽23内壁之间，或者说是位于多晶硅7与两个栅极以及与硅基底1之间。根据上述实施例的描述，本领域技术人员可以知道，本发明双bit线SONOS单元的沟槽23的宽度为7(T80nm，氧化硅阻挡层6的厚度为8(Γ200Α。本发明制备的双bit线SONOS单元，多晶硅栅极的特征线宽为5(T350nm。以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。
权利要求
1.一种新型的双bit线SONOS单元结构的制作方法，其特征在于，步骤包括步骤1，在硅基底上方依次沉积氧化硅层、储存层、阻挡层和栅极多晶硅层，制备出 SONOS栅极基体；步骤2，在所述SONOS栅极基体上进行光刻胶涂布和显影，露出栅极基体中间部分，刻蚀栅极基体露出的部分至硅基底，形成贯穿栅极基体两端的沟槽，去除剩余的光刻胶；步骤3，在所述沟槽内表面、以及剩余栅极基体上表面沉积氧化硅阻挡层；步骤4，沉积多晶硅，对沟槽进行填充；步骤5，去除步骤4中沉积的多晶硅和步骤3中沉积氧化硅阻挡层至与剩余栅极基体上表面，使步骤4中沉积的多晶硅和步骤3中沉积氧化硅阻挡层上表面与剩余栅极基体上表面处于同一平面内；步骤6，在剩余栅极基体上表面进行光刻胶涂布、显影和刻蚀形成SONOS多晶硅栅极。
2.根据权利要求1所述的方法，其特征在于，所述沟槽宽度为7(T80nm。
3.根据权利要求1所述的方法，其特征在于，步骤3中所述沉积氧化硅阻挡层厚度为 80 200A。
4.根据权利要求1所述的方法，其特征在于，步骤3中所述氧化硅阻挡层沉积方法采用原位水汽生成工艺。
5.根据权利要求1所述的方法，其特征在于，步骤4中所述多晶硅沉积方法采用高纵深比填沟工艺。
6.一种如权利要求1所述的方法制作的双bit线SONOS单元结构，其特征在于，包括硅基底和位于所述硅基底上表面的两个栅极，所述两个栅极由下至上依次为氧化层、储存层、阻挡层和多晶硅层；所述两个栅极之间通过沟槽隔离，所述沟槽内填充有多晶硅；所述两个栅极之间不存在离子注入区，所述在两个栅极外侧的硅基底部分分别为源端和漏端的离子注入区。
7.根据权利要求6所述的SONOS单元结构，其特征在于，所述沟槽内填充的多晶硅与所述沟槽内壁之间含有一层氧化硅层。
8.根据权利要求7所述的SONOS单元结构，其特征在于，所述沟槽内填充的多晶硅与沟槽内壁之间的氧化硅层厚度为8(Γ200Α。
9.根据权利要求6所述的SONOS单元结构，其特征在于，所述沟槽宽度为7(T80nm。
10.根据权利要求6所述的SONOS单元结构，其特征在于，所述栅极特征线宽为 50 350nm。
全文摘要
本发明提供了一种新型的双bit线SONOS单元结构及其制作方法，实现一个SONOS存储单元可以保存双bit线的数据，这样在不改变器件尺寸的前提下，就可以使存储容量提高一倍。而且这种结构引用STI(浅沟道隔离)的理念，将同一单元的2个bit线进行物理隔绝，从而阻止了bit线间电荷横向扩散，进一步实现了准确确定每个bit线的开关状态，对存储单元的每个bit数据的耐久性及电荷保持性都得到改善。
文档编号H01L21/762GK102446862SQ201110250278
公开日2012年5月9日 申请日期2011年8月29日 优先权日2011年8月29日
发明者杨斌, 郭明升, 黄奕仙 申请人:上海华力微电子有限公司