专利名称：一种用于双刻蚀阻挡层技术的工艺集成方法
技术领域：
本发明涉及一种集成电路制造方法，尤其涉及一种用于双刻蚀阻挡层技术的工艺集成方法。
背景技术：
在半导体制造工艺中，随着特征尺寸的持续缩小进入纳米时代，提升金属互补氧化物半导体(CMOS)器件性能受到衍生的短沟道效应(SCE)，和传统介电质(dielectric)厚度已趋近极限等物理限制，因而难以简单地沿用传统的等比例缩小的方法进一步缩小半导体尺寸。为了适应更小尺寸的半导体发展需要，人们开始对于半导体应变技术研究。应变技术是通过引入适当的应变，改变沟道区硅的能带结构，进而提高载流子的迁移率，从而使等比例缩小时能够继续提高器件的性能，因此受到广泛的开发和应用。目前，人们发现有多种技术可在沟道区域产生应变，主要包括如在SiGe衬底上形成应变硅或者在绝缘衬底上形成应变硅(SOI)等；或是刻蚀阻挡层(contact etch stop layer, CESL)的应用，刻蚀阻挡层其主要是通过在沟道中引入适当的压应力和张应力能分别提高PMOS的空穴迁移率和 NMOS的电子迁移率(如图1所示)。相较于前者，CESL的应用不需对制程做很大变动就可显著提升器件性能的应变技术，制造工艺更简单，实用性更强。目前的刻蚀阻挡层技术一般采用双刻蚀阻挡层技术，其应变硅工艺集成技术需要对NMOS和PMOS进行单独优化。研究表明(如图2所示)，先引入NMOS的张应力nitride，再引入PMOS的压应力更有利于PMOS的性能提升(K. Uejima, et. al.，VL2007)。所以通常 DCESL的工艺流程为首先在NMOS和PMOS上方沉积一层氮化物；然后采用光刻(用NWELL光罩)除去PMOS上的氮化物，并在NMOS上方形成一层张应力刻蚀阻挡层；再在NMOS和PMOS 上方再次沉积一层氮化物；最后光刻(用PWELL光罩)，刻蚀除去NMOS上方的氮化物，并在 PMOS上方形成一层压应力刻蚀阻挡层。然而，因为CMOS的NWELL和PWELL有交叠区，根据上述的工艺流程，会在NWELL和 PWELL交叠区形成两层重叠的刻蚀阻挡层。而部分连接器件的接触孔(Contact)会落在该交叠区内。和NWELL，PffELL内的接触孔底部只有一层刻蚀阻挡层相比，这部分n/p-well交叠区的接触孔对后续的接触孔刻蚀(contact etch)造成很大困难，容易导致接触孔刻蚀不通，(图3)，这样直接影响产品性能和良率。
发明内容
本发明提供了一种用于双刻蚀阻挡层技术的工艺集成方法，其克服了上述现有的双刻蚀阻挡层技术中的缺陷，在双刻蚀阻挡层技术中避免了 NWELL和PWELL交叠区形成两层重叠的刻蚀阻挡层。从而保证了产品的性能。本发明一种用于双刻蚀阻挡层技术的工艺集成方法通过以下技术方案实现其目的一种用于双刻蚀阻挡层技术的工艺集成方法，其中，包括以下步骤， 步骤1 在半导体衬底上完成PMOS和NMOS的制备；
步骤2 在NMOS和PMOS上方沉积一层氮化物阻挡层，之后刻蚀除去所述PMOS上方的氮化物阻挡层，氮化物阻挡层经刻蚀后所保留的部分在所述NMOS上方形成一层张应力刻蚀阻挡层；且位于PMOS —侧的所述NMOS的源区或是漏区，其靠近所述PMOS的部分区域未被所述张力阻挡层所覆盖；
步骤3 再次在所述NMOS和PMOS上方覆盖一层氮化物阻挡层；刻蚀除去覆盖于所述张应力刻蚀阻挡层上方的氮化物阻挡层，且在所述PMOS上方形成一层压应力阻档层，压应力阻档层延伸至NMOS的源区或漏区的未被张应力刻蚀阻挡层所覆盖的另一部分上；
步骤4 在所述PMOS和NMOS上方沉积一层绝缘氧化层；抛光，并在绝缘氧化层和张应力刻蚀阻挡层、压应力阻档层上开设接触孔，其中形成分别接触NMOS栅极及源区或漏区的通孔、及形成分别接触NMOS栅极及源区或漏区的通孔； 步骤5 在所述接触孔沉积互联金属层。上述的方法，其中，所述张应力阻挡层的厚度为l(T500nm。上述的方法，其中，所述压应力阻挡层的厚度为l(T500nm。上述的方法，其中，所述的互联金属层采用的互联金属为钨。本发明中关于接触孔开设以及光刻技术都是本领域中的成熟工艺技术，因而在本说明书中不再做过多阐述。采用本发明及其制备方法的优点在于
采用本发明一种用于双刻蚀阻挡层技术的工艺集成方法，其在双刻蚀阻挡层技术中避免了 NWELL和PWELL交叠区形成两层重叠的刻蚀阻挡层，从而保证了在后续半导体制作中， 接触孔的开设效果，保证了接触孔与衬底中的器件的良好接触，从而保证了产品的性能。
图1为刻蚀阻挡层对于PMOS的空穴迁移率和NMOS的电子迁移率的影响；
图2为先后引入NMOS的张应力阻挡层和PMOS的压应力阻挡层对于PMOS和NMOS的性能影响对比图3为，现有双刻蚀阻挡层引起的在N/PWELL交叠区形成两层重叠的刻蚀阻挡层开设通孔后的结构示意图4为本发明中在NMOS上方形成张应力阻挡层后的结构示意图； 图5为本发明中在PMOS上方形成压应力阻挡层后的结构示意图； 图6为本发明中在NMOS和PMOS上开设通孔中填好金属互联层的结构示意图。
具体实施例方式如图4所示，采用本发明一种用于双刻蚀阻挡层技术的工艺集成方法，其可避免在NWELL和PWELL交叠区形成两层重叠的刻蚀阻挡层，从而保证了产品的性能，其具体包括以下步骤，
步骤1 首先在半导体衬底上完成PMOS和NMOS的制备；
步骤2 如图4所示，在NMOS和PMOS上方沉积一层氮化物阻挡层，之后刻蚀除去所述PMOS上方的氮化物阻挡层，氮化物阻挡层经刻蚀后所保留的部分在所述NMOS上方形成一层张应力刻蚀阻挡层8 ；位于PMOS—侧的所述NMOS的源区或是漏区，其靠近所述PMOS的部分区域14未被所述张力阻挡层所覆盖；
步骤3 如图5所示，再次在所述NMOS和PMOS上方覆盖一层氮化物阻挡层；刻蚀除去覆盖于所述张应力刻蚀阻挡层上方的氮化物阻挡层，且在所述PMOS上方形成一层压应力阻档层9，且压应力阻档层9延伸至NMOS的源区或漏区的未被张应力刻蚀阻挡层所覆盖的另一部分14上；这样使所述张应力阻挡层8和压应力阻挡层9相接，从而避免了现有的双刻蚀阻挡层技术中，部分张应力阻挡层和压应力阻挡层部分重叠的问题。步骤4 在所述PMOS和NMOS上方沉积一层绝缘氧化层；抛光，并在绝缘氧化层和张应力刻蚀阻挡层、压应力阻档层上开设接触孔，其中形成分别接触NMOS栅极及源区或漏区的通孔、及形成分别接触NMOS栅极及源区或漏区的通孔；
步骤5 向步骤4中在所述接触孔沉积钨等金属，形成互联金属层12。在本发明中，上述的方法，其中，所述张应力阻挡层的厚度为l(T500nm，从而使张应力间于lOOMpal. OGpa。同样，所述压应力阻挡层的厚度为l(T500nm，使张应力间于 IOOMpa 3.OGpa。以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。
权利要求
1.一种用于双刻蚀阻挡层技术的工艺集成方法，其特征在于，包括以下步骤， 步骤1 在半导体衬底上完成PMOS和NMOS的制备；步骤2 在NMOS和PMOS上方沉积一层氮化物阻挡层，之后刻蚀除去所述PMOS上方的氮化物阻挡层，氮化物阻挡层经刻蚀后所保留的部分在所述NMOS上方形成一层张应力刻蚀阻挡层；且位于PMOS —侧的所述NMOS的源区或是漏区，其靠近所述PMOS的部分区域未被所述张力阻挡层所覆盖；步骤3 再次在所述NMOS和PMOS上方覆盖一层氮化物阻挡层；刻蚀除去覆盖于所述张应力刻蚀阻挡层上方的氮化物阻挡层，且在所述PMOS上方形成一层压应力阻档层，压应力阻档层延伸至NMOS的源区或漏区的未被张应力刻蚀阻挡层所覆盖的另一部分上；步骤4 在所述PMOS和NMOS上方沉积一层绝缘氧化层；抛光，并在绝缘氧化层和张应力刻蚀阻挡层、压应力阻档层上开设接触孔，其中形成分别接触NMOS栅极及源区或漏区的通孔、及形成分别接触NMOS栅极及源区或漏区的通孔； 步骤5 在所述接触孔沉积互联金属层。
2.根据权利要求1所述的方法，其特征在于，所述张应力阻挡层的厚度为l(T500nm。
3.根据权利要求1中所述的方法，其特征在于，所述压应力阻挡层的厚度为l(T500nm。
4.根据权利要求1所述的方法，其特征在于，所述的互联金属层采用的互联金属为钨。
全文摘要
本发明提供了用于双刻蚀阻挡层技术的工艺集成方法，其在NMOS上方覆盖张应力阻挡层时，使得位于PMOS一侧的所述NMOS的源区或是漏区，其靠近所述PMOS的部分区域裸露在所述张力阻挡层所覆盖范围外，而在所述PMOS上方形成一层压应力阻档层时，压应力阻档层延伸至NMOS的源区或漏区的未被张应力刻蚀阻挡层所覆盖的另一部分上。从而避免了张应力阻挡层和压应力阻挡层部分覆盖。从而保证了后续制作中，接触通孔的开设质量，从而提高产品的性能。
文档编号H01L21/8238GK102437095SQ201110250268
公开日2012年5月2日 申请日期2011年8月29日 优先权日2011年8月29日
发明者方精训 申请人:上海华力微电子有限公司