专利名称：一种基于栅致漏极泄漏效应的1t-dram的制备方法
技术领域：
本发明涉及一种集成电路制造方法，尤其涉及一种通过提高晶体管的重叠延伸特性从而增大晶体管的栅致漏极泄漏效应，达到体区空穴累积效果的单晶体管动态随机存储器的制备方法。
背景技术：
随着半导体集成电路器件特征尺寸的不断缩小，传统1T/1C可嵌入式动态随机存储器(1T/1C embedded DRAM)通过采用堆叠式电容(stack capacitor)、深沟式电容 (deep-trench capacitor)，从而获得足够的存储电容量(一般要求30fF/cell)。然而在上述电容制备工艺复杂，而且在半导体制作过程中，其与逻辑器件兼容性差。为了克服上述电容的缺陷，人们开始寻求与逻辑器件有着良好兼容性的无电容DRAM(Capacitorless DRAM) 应用。因而，无电容将在超大规模集成电路(VLSI)中高性能embedded DRAM领域具有良好发展前景。其中，在Capacitorless DRAM石if究中，lT_DRAM(one transistor dynamic random access memory)因其每单元只有4F2而成为目前Capacitorless DRAM的研究热点。IT-DRAM 一般为一个绝缘衬底上的硅(SOI)浮体(floating body)晶体管，当对其体区充电，即体区空穴的积累来完成写“1”，这时由于体区空穴积累而造成衬底效应，导致晶体管的阈值电压降低。当对其体区放电，即通过体漏PN结正偏将其体区积累的空穴放掉来完成写“0”，这时衬底效应消失，阈值电压恢复正常。而读操作是读取该晶体管开启状态时的源端电流，由于“1”和“0”状态的阈值电压不同，两者源端电流也不一样，当较大时即表示读出的是“1”， 而较小时即表示读出的是“0”。IT-DRAM的写“ 1 ”是对体区进行充电的过程，而其“ 1 ”状态的保留即保持“ 1”状态时间，其跟充电速率和电子空穴复合速率有关，对此必须充分提高充电速率，以延长空穴的保留时间。根据写“1”操作方法的不同，IT-DRAM可以分为两类，一类采用晶体管工作于饱和区时通过碰撞电离(impact-ionization)在使体区积累空穴，另一类采用栅致漏极泄漏(GIDL)效应在使体区积累空穴。前者由于碰撞电离电流(II current)较大(约比GIDL 电流高4个数量级)，因而能耗较高，不利于低功耗高速度e-DRAM的要求。相对于前者，采用GIDL效应写“1”的IT-DRAM具有低功耗高速度e_DRAM的优点，它的读操作一般为晶体管的线性区电流，目的用于消除饱和区碰撞电离电流的影响。针对其工作原理，Fujitsu Labs 的 Yoshida, Ε.等人的论文《A design of a capacitorless IT-DRAM cell using gate-induced drain leakage (GIDL) current for low-power and high-speed embedded memory 》禾口〈〈A capacitorless IT-DRAM technology using gate-induced drain-leakage (GIDL) current for low-power and high-speed embedded memory》中，均有详细描述。 因而如何运用GIDL效应，从而增大写“ 1 ”过程中空穴累积效果，增加写“ 1”速度，从而提高 IT-DRAM的性能，是半导体制造中的重要课题。
发明内容
本发明提供了一种基于栅致漏极泄漏效应的IT-DRAM的制备方法，该方法通过提高半导体晶体管栅极和漏极的重叠延展型，从而增大半导体晶体管的栅致漏极泄漏效应， 达到体区空穴累积效果，提高充电速率，从而增大写“ 1”过程中空穴累积效果，增加写“ 1” 速度，从而提高IT-DRAM的性能。本发明一种基于栅致漏极泄漏效应的IT-DRAM的制备方法通过以下技术方案实现其目的
一种基于栅致漏极泄漏效应的IT-DRAM的制备方法，其中，包括以下步骤， 步骤一在N型MOS晶体管制备区域由下至上依次覆盖一层高介电层和一层金属氧化物介电材料层；所述高介电层、金属氧化物介电材料层均形成在栅极槽中；
步骤二 向所述栅极槽内，金属氧化物介电材料层靠近漏极端注入拥有小功函数的离子，从而降低所述栅极靠近漏极端的功函数，致使栅极下的沟道区域中的靠近漏极端的部分区域在不加栅压的情况下反型为N型，增大晶体管的栅致漏极泄漏效应；
步骤三向所述栅极槽中填充金属或多晶硅材料，以及在晶体管的栅极、源极、漏极上完成互联金属层制作，从而完成栅极制备。之后再通过后续的步骤完成IT-DRAM的制备，这些后续步骤都是本行业中成熟的现有技术，在此不再多做详述。上述的方法，其中，可选地，在所述高介电层下方还包括一层薄氧化层。上述的方法，其中，所述的拥有小功函数的离子为以Li、Mg、Ca、Sc,Mn,Ga,Rb、Sr、 Y、Zr、Nb、In、Cs、Ba、La、Nd、Pr、Pm、Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac 或 Th元素为基的离子。上述的方法，其中，所述的离子注入方法采用倾斜注入法，将离子由所述栅极槽开口处倾斜注入到金属氧化物介电材料层靠近漏极的端。一种基于栅致漏极泄漏效应的IT-DRAM的制备方法，其中，包括以下步骤， 步骤一在N型MOS晶体管制备区域覆盖一层薄氧化层；且所述薄氧化层形成在栅极
槽底部；
步骤二 向所述栅极沟道区域靠近漏极端的部分区域注入As或是P离子； 步骤三快速退火，以激活注入在所沟道中的As或P离子，致使栅极下的沟道区域中的靠近漏极端的部分区域在不加栅压的情况下反型为N型，增大晶体管的栅致漏极泄效应；
步骤四向所述栅极槽内的薄氧化层上，由下至上依次覆盖一层高介电层和金属氧化物介电材料层；
步骤五向所述栅极槽中填充金属或多晶硅材料，以及在晶体管的栅极、源极、漏极上完成互联金属层制作，从而完成栅极制备。之后再通过后续的步骤完成IT-DRAM的制备，这些后续步骤都是本行业中成熟的现有技术，在此不再多做详述。 上述的方法，其中，所述的离子注入方法采用倾斜注入法，将离子由所述栅极槽开口处倾斜注入到栅极下方靠近漏极端的栅极沟道中。 本发明为绝缘衬底上的硅(SOI)衬底上的后栅极IT-DRAM结构，先基本完成N型 MOS晶体管的栅极的模型，其中包括源漏极的离子注入，源、漏极的确立，以及栅极的基本结构确立，其中可选地，包括栅极分别在N型MOS晶体管栅极的最外围包裹一层应力通孔刻蚀停止层(CESL)。
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再通过去除N型MOS晶体管的样本栅，以开启栅极槽。针对上述第一种方法，栅氧层即高介电层和金属氧化物介电材料层可以在样本栅制备时完成，也可以在去除样本栅后制备。向栅极内的金属氧化物介电材料层注入可改变金属氧化物介电材料层功函数的离子，针对第二种方法，向所述栅极沟道区域靠近漏极端注入AS或是P离子。上述工艺均为本领域半导体制备工艺中的常规技术，在本说明书中不再做过多阐述。采用本发明及其制备方法的优点在于
采用本发明一种基于栅致漏极泄漏的IT-DRAM的制备方法通过向半导体金属栅极漏极端注入离子从而有效实现不同于常规CMOS工艺的漏栅重叠延伸特性，以增大GIDL效应， 达到加快充电速率的目的，增大写“ 1，，过程中空穴累积效果，增加写“ 1”速度，从而制备高性能的IT-DRAM ；而且本发明制备过程简单易行，实用性强。
图1为本发明的实施例1的后栅极IT-DRAM制备工艺流程其中，图1 (a)为向N型MOS的栅极槽内沉积一层高介电层和一层金属氧化物介电材料层；
图1 (b)为向金属氧化物介电材料层靠近漏极端注入拥有小功函数的离子；
图1 (c)为在栅极下方沟道区域靠经漏极端部分区域有效实现漏栅重叠延伸特性；
图1 (d)为完成后的后栅极IT-DRAM结构示意图2为本发明的实施例2的后栅极IT-DRAM制备工艺流程其中，图2 (a)为向N型MOS的栅极槽内沉积一层薄氧化层；
图2 (b)为向金属氧化物介电材料层靠近漏极端注入As或是P离子；
图2 (c)为完成后的栅极结构示意图。
具体实施例方式一种基于栅致漏极泄漏(GIDL)效应的IT-DRAM的制备方法，通过向半导体金属栅极漏极端注入离子从而有效实现不同于常规CMOS工艺的漏栅重叠延伸特性，以增大GIDL 效应，达到加快充电速率的目的，增大写“1”过程中空穴累积效果，增加写“1”速度，从而制备高性能的1T-DRAM。下面通过具体实施例以具体阐述本发明的特征，以及其优点。但本发明的具体保护范围并不局限于下述的各个实施例。首先，本发明使用绝缘衬底上的硅(SOI)衬底材料。在所述的硅片上确立N型MOS 晶体管源极、漏极以及栅极的制备区域；完成源极、漏极离子注入，并完成其制备之后将要制备的栅极的模型，并通过去除样本栅开启栅极的栅极槽，并完成栅极下的沟道区域中的靠近漏极端的部分区域在不加栅压的情况下反型为N型，实现漏栅的重叠部分(overlap) 延伸特性，从而，增大晶体管的栅致漏极泄漏效应，达到体区空穴累积效果，加快充电速率， 延长保持“1”的停留时间。从而制备高性能的1T-DRAM。其具体的步骤还包括， 实施例1
步骤一如图1 (a)所示，在N型MOS晶体管制备区域由下至上依次覆盖一层高介电层3和一层金属氧化物介电材料层2 ；所述高介电层、金属氧化物介电材料层均形成在栅极槽 1中；
步骤二 如图1 (a)所示，向所述栅极槽1内，金属氧化物介电材料层2靠近漏极端注入拥有小功函数的离子，从而降低所述栅极靠近漏极端22的功函数，致使栅极下靠近漏极端的沟道区域在不加栅压的情况下反型为N+，有效实现不同于常规CMOS工艺的漏栅重叠延伸特性(如图1 (c)所示)，从而增大半导体晶体管的栅致漏极泄漏效应，以提高充电速率达到写“ 1，，过程中空穴累积效果，增加写“ 1，，的速度。步骤三如图1 (d)所示，向所述栅极槽1中填充金属或多晶硅材料5，以及在晶体管的栅极、源极、漏极上完成互联金属层6制作，从而完成后栅极IT-DRAM制备。同时，步骤一中，在所述高介电层3下方还包括一层薄氧化层4。其中，上述步骤中所述的拥有小功函数的离子为以Li、Mg、Ca、Sc、Mn、Ga、Rb, Sr、 Y、Zr、Nb、In、Cs、Ba、La、Nd、Pr、Pm、Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac 或 Th元素为基的离子。而离子注入方法采用倾斜注入法，将离子由所述栅极槽开口处倾斜注入到金属氧化物介电材料层靠近漏极的端。实施例2
步骤一如图2 (a)所示，在完成CMOS的N型MOS晶体管的栅极的模型建立后，通过去除样本栅打开栅极的栅极槽1，并在栅极槽1的底部保留覆盖的一层薄氧化层4。步骤二 如图2 (b)所示，向所述栅极沟道区域靠近漏极端的部分区域7斜向注入 AS或是P离子。
步骤三如图1 (c)所示，采用RTP、Spike Anneal、或者是Flash Anneal工艺快速退火，从而激活注入在所沟道中注入的离子，致使栅极下的沟道区域中的靠近漏极端的部分区域10 (可能与栅极沟道区域的靠近漏极端注入有离子的部分区域7重叠)在不加栅压的情况下反型为N型，有效实现不同于常规CMOS工艺的漏栅重叠延伸特性，从而增大半导体晶体管的栅致漏极泄漏效应，以提高充电速率达到写“ 1 ”过程中空穴累积效果，增加写“ 1 ” 的速度。增大晶体管的栅致漏极泄效应。步骤四向所述栅极槽1内的薄氧化层4上，由下至上依次覆盖一层高介电层8和金属氧化物介电材料层9;
步骤五向所述栅极槽1中填充互联金属/多晶硅材料5，以及晶体管的栅极、源极、漏极上的互联金属填充6，完成栅极制备。
其中，上述AS或是P离子采用倾斜注入法注入晶体管衬底中，由所述栅极槽开口处倾斜注入到金属氧化物介电材料层靠近漏极的端。而且，本方法应用于CMOS的制备工艺中。而上述步骤为本发明中主要步骤的描述，其中，N型MOS晶体管栅极的模型建造， 其中包括源漏极的离子注入、源、漏极的确立、N型MOS晶体管栅极上方开一栅极槽、以及栅极分别在N型MOS晶体管栅极的最外围可选地包裹一层应力通孔刻蚀停止层(CESL)；以及包括栅极制备完成后的，IT-DRAM的其他制备步骤等均为半导体制造领域中常规技术，所以在本说明书中不再详细阐述。以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。
权利要求
1.一种基于栅致漏极泄漏效应的IT-DRAM的制备方法，其特征在于，包括以下步骤， 步骤一在N型MOS晶体管制备区域由下至上依次覆盖一层高介电层和一层金属氧化物介电材料层；所述高介电层、金属氧化物介电材料层均形成在栅极槽中；步骤二 向所述栅极槽内，金属氧化物介电材料层靠近漏极端注入拥有小功函数的离子，从而降低所述栅极靠近漏极端的功函数，致使栅极下的沟道区域中的靠近漏极端的部分区域在不加栅压的情况下反型为N型，增大晶体管的栅致漏极泄漏效应；步骤三向所述栅极槽中填充金属或多晶硅材料，以及在晶体管的栅极、源极、漏极上完成互联金属层制作，从而完成栅极制备。
2.根据权利要求1所述的方法，其特征在于，在所述高介电层下方还包括一层薄氧化层。
3.根据权利要求1中所述的方法，其特征在于，所述的拥有小功函数的离子为以Li、 Mg、Ca、Sc、Mn、Ga、Rb、Sr、Y、Zr、Nb、In、Cs、Ba、La、Nd、Pr、Pm、Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac或Th元素为基的离子。
4.根据权利要求1所述的方法，其特征在于，所述的离子注入方法采用倾斜注入法，将离子由所述栅极槽开口处倾斜注入到金属氧化物介电材料层靠近漏极的端。
5.一种基于栅致漏极泄漏效应的IT-DRAM的制备方法，其特征在于，包括以下步骤， 步骤一在N型MOS晶体管制备区域覆盖一层薄氧化层；且所述薄氧化层形成在栅极槽底部；步骤二 向所述栅极沟道区域靠近漏极端的部分区域注入As或是P离子； 步骤三快速退火，以激活注入在所沟道中的As或P离子，致使栅极下的沟道区域中的靠近漏极端的部分区域在不加栅压的情况下反型为N型，增大晶体管的栅致漏极泄漏效应；步骤四向所述栅极槽内的薄氧化层上，由下至上依次覆盖一层高介电层和金属氧化物介电材料层；步骤五向所述栅极槽中填充金属或多晶硅材料，以及在晶体管的栅极、源极、漏极上完成互联金属层制作，从而完成栅极制备。
6.根据权利要求5所述的方法，其特征在于，所述的离子注入方法采用倾斜注入法，将离子由所述栅极槽开口处倾斜注入到栅极下方靠近漏极端的栅极沟道中。
全文摘要
本发明提供了一种基于栅致漏极泄漏(GIDL)效应的1T-DRAM的制备方法，通过向半导体金属栅极漏极端注入离子从而有效实现不同于常规CMOS工艺的漏栅重叠延伸特性，以增大GIDL效应，达到加快充电速率的目的，增大写“1”过程中空穴累积效果，增加写“1”速度，从而制备高性能的1T-DRAM；而且本发明制备过程简单易行，实用性强。
文档编号H01L21/84GK102427065SQ20111025024
公开日2012年4月25日 申请日期2011年8月29日 优先权日2011年8月29日
发明者陈玉文, 颜丙勇, 黄晓橹 申请人:上海华力微电子有限公司