专利名称：具有偏置阱的高压电阻器的制作方法
技术领域：
本发明涉及半导体领域，更具体地，本发明涉及具有偏置阱的高压电阻器。
背景技术：
半导体集成电路(IC)工业经历了快速的发展。IC材料和设计中的技术进步产生出了一代又一代1C，每代IC都比前一代IC更小更复杂。然而，这些改进同时还增加了处理和制造IC的复杂程度，对于这些即将实现的改进，需要在IC处理和制造中进行类似的改进。在IC的发展期间，随着几何尺寸(即，利用制造工艺可以形成的最小元件)的减小，功能密度(即，单位芯片面积的互连器件的数量)通常会增大。可以在半导体晶圆上制造各种类型的无源电路元件。例如，可以将电阻器形成为 晶圆上的无源电路元件。在一些应用方式中，需要利用这些电阻器来承受高压，例如几百伏特高的电压。然而，在达到足够高的电压之前，传统的高压电阻器就可能会遇到器件击穿问题。因此，尽管现有的高压电阻器通常足以完成其预期目的，但是并非在各个方面都完全令人满意。
发明内容
为解决上述问题，本发明提供了一种半导体器件，包括掺杂区域；绝缘器件，被设置在掺杂区域的部分上方；电阻器，被设置在绝缘器件上方，其中，电阻器在一个末端处包括第一端，并在相对末端处包括第二端；以及互连结构，被设置在电阻器上方，其中，互连结构连接到掺杂区域和电阻器的部分，电阻器的部分设置在第一端和第二端之间。其中电阻器具有长度L ;电阻器的部分电连接到掺杂区域，电阻器的部分与第一端和第二端中的一个分隔开沿着电阻器测量出的距离；以及距离处于长度L的大约40%到长度L的大约60%的范围内。其中，多晶硅电阻器的部分电连接到掺杂区域，掺杂区域与第一端和第二端的距离大致相同。其中，掺杂区域被设置在衬底中，衬底的掺杂极性与掺杂区域的掺杂极性相反。其中电阻器包含多晶硅材料；以及绝缘器件包含介电材料。其中掺杂区域包括重掺杂部分，重掺杂部分被设置在掺杂区域的上表面上并且邻近绝缘区域；并且互连结构包括第一接触件，连接到掺杂区域的重掺杂部分；第二接触件，连接到电阻器的部分；以及互连线，连接到第一接触件和第二接触件。其中，电阻器具有以下形状中的一种之字形、方形、以及螺旋形。其中，掺杂区域包括埋阱。此外，本发明还提供了一种半导体器件，包括衬底，以第一掺杂极性进行掺杂；掺杂阱，位于衬底中，掺杂阱具有第二掺杂极性，第二掺杂剂性与第一掺杂极性相反；介电结构，位于掺杂阱上，其中，掺杂阱邻近介电结构的部分的掺杂浓度比掺杂阱的其余部分的掺杂浓度更高；以及伸长的多晶硅结构，位于介电结构上；其中伸长的多晶硅结构具有长度L ;掺杂阱邻近介电结构的部分电连接到伸长的多晶硅结构的部分，伸长的多晶硅结构的部分与伸长的多晶硅结构的中点相距预定距离，预定距离是沿着伸长的多晶硅结构测量出的；以及预定距离处于大约0*L到大约O. 1*L的范围内。该半导体器件进一步包括互连结构，位于伸长的多晶硅结构上方；其中互连结构包括多个接触件和互连线；并且掺杂阱邻近介电结构的部分通过接触件的子集和互连线的子集电连接到伸长的多晶硅结构的部分。其中伸长的多晶硅结构包括两个末端；并且伸长的多晶硅结构的中点基本上与两个末端距离相等。其中介电结构包括场氧化物；衬底掺杂有P-型掺杂剂；并且掺杂阱掺杂有N-型掺杂剂。
其中，伸长的多晶硅结构具有以下形状中的一种之字形、方形、以及螺旋形。此外，本发明还提供了一种制造半导体器件的方法，包括在衬底中形成掺杂阱；在掺杂阱上方部分地形成介电结构；在介电结构上方形成伸长的电阻器，伸长的电阻器具有第一末端和第二末端，第二末端与第一末端相对；以及在伸长的电阻器上方形成互连结构，其中，互连结构将掺杂阱和设置在第一末端和第二末端之间的伸长的电阻器的部分连接在一起。其中伸长的电阻器具有长度L和中点，中点被设置为与第一末端和第二末端的距离为O. 5*L ;并且伸长的电阻器的部分被设置为与中点的距离小于大约O. 1*L。其中，伸长的电阻器的部分基本上被设置在中点处。其中执行形成伸长的电阻器的步骤，使得伸长的电阻器包含多晶硅材料；以及执行形成介电结构的步骤，使得介电结构包含场氧化物。其中，执行形成伸长的电阻器的步骤，使得伸长的电阻器包括以下形状中的一种之字形、方形、以及螺旋形。其中，执行形成掺杂阱的步骤，使得掺杂阱和衬底具有相反的掺杂极性。该方法进一步包括在掺杂阱中形成重掺杂区域，其中，将重掺杂区域设置在掺杂阱的上表面处并且邻近介电结构，并且其中，执行形成互连结构的步骤，使得互连结构包括多个接触件和多条互连线；接触件的子集分别连接到重掺杂区域，并且连接到伸长的电阻器的部分；以及接触件的子集通过互连线的子集连接在一起。
根据以下结合附图的详细描述可以最好地理解本发明。需要强调的是，根据工业中的标准实践，各种不同部件没有按比例绘制，并且只是用于图示的目的。实际上，为了使论述清晰，可以任意增加或减小各种部件的数量和尺寸。图I是示出了根据本公开的各个方面的制造高压半导体器件的方法的流程图。图2-图5是根据本公开的各个方面的处于各个制造阶段的晶圆的部分的横截面侧视示意图。图6-图8分别是根据本公开的各个方面的高压电阻器的不同实施例的简化顶视图。
图9是示出了根据本公开的各个方面的高压N-阱的电偏置电压与击穿电压之间的关系的图表。
具体实施例方式应该理解，以下公开内容提供了许多用于实施所公开的不同特征的不同实施例或实例。以下描述组件和配置的具体实例以简化本发明。当然，这仅仅是实例，并不是用于限制本发明。而且，在以下描述中，第一部件形成在第二部件上方或者之上可以包括第一部件和第二部件直接接触的实施例，还可以包括在第一部件和第二部件之间插入有附加部件，从而使得第一部件和第二部件不直接接触的实施例。为了简化和清晰的目的，各个部件可以以不同比例任意绘制。图I中示出了根据本公开的各个方面的方法20的流程图。方法20开始于框22，在该框22中，在衬底中形成第一掺杂阱。方法20继续进行到框24，在该框24中，在掺杂阱上方部分地形成介电结构。方法20继续进行到框26，在该框26中，在介电结构上方形成伸长的电阻器。伸长的电阻器具有第一端部(或称末端)和第二端部，该第一端部与第 二端部相对。方法20继续进行到框28，在该框28中，在伸长的电阻器上方形成互连结构。该互连结构将掺杂阱与伸长的电阻器的部分连接在一起。该部分设置在第一端部和第二端部之间。图2-图5是根据本公开的实施例的处于各个制造阶段的半导体晶圆的各个部分的横截面侧视示意图。可以理解，为了更好地理解本公开的发明构思，将图2到图5进行了简化。参考图2，示出了衬底50的一部分。利用诸如硼的P-型掺杂剂来掺杂衬底50。在另一实施例中，可以利用诸如磷或者砷的N-型掺杂剂来掺杂衬底50。衬底50还可以包含其他适当的元素半导体材料，比如金刚石或者锗；适当的化合物半导体，比如碳化硅、砷化铟、或者磷化铟；或者适当合金半导体，比如碳化硅锗、磷砷化镓、或者磷化铟镓。另外，衬底50包括外延层(epi layer),为了提升性能,该衬底50可能会应变,并且可以包括绝缘体上娃(SOI)结构。在衬底中形成掺杂阱60。利用与该衬底相同的掺杂极性来掺杂该掺杂阱60。在所示实施例中，将掺杂阱60形成为P-阱。然后，在衬底50中形成高压阱70。利用与衬底50掺杂极性相反的掺杂剂来掺杂高压阱70。因此，在所示实施例中，高压阱70是高压N-阱(HVNW)。在形成HVNW 70之前，还可以在衬底50中形成一个或者多个埋N-阱(本文中未示出)。可以通过本领域所公知的多个离子注入工艺来形成掺杂阱60、HVNW 70、和埋N-阱。例如，可以通过剂量处于大约3 X IO12原子/厘米2到大约4 X IO12原子/厘米2的范围内的注入工艺来形成HVNW 70。可以通过剂量处于大约I X IO12原子/厘米2到大约2 X IO12原子/厘米2的范围内的注入工艺来形成埋N-阱。掺杂阱60、HVNW 70、和埋N-阱还可以称为掺杂区域。在掺杂阱60上方形成隔离结构80-81，在HVNW 70上方形成隔离结构82。隔离结构80-82可以包含介电材料。隔离结构80-82具有厚度90。在实施例中，厚度90处于大约O. 2微米(μπι)到大约I μπι的范围内。在图2中所示的实施例中，隔离结构80-82是硅的局部氧化(LOCOS)器件(还称为场氧化物)。可以通过使用氮化物掩模，并且穿过掩模开口热生长氧化物材料，从而形成LOCOS器件。可选地，隔离结构80-82可以包括浅沟槽隔离(STI)器件或者深沟槽隔离(DTI)器件。然后，限定出晶体管的有源区域，并且形成晶体管器件(未示出)。例如，这些晶体管器件可以是场效应晶体管(FET)器件，并且可以包括源极/漏极区域和栅极结构。源极/漏极区域可以是形成在衬底50或者掺杂阱中的掺杂区域，该栅极结构可以包括多晶硅栅极结构或者金属栅极结构。当这些栅极结构被设计为控制几伏特高的电压时，这些栅极结构可以称为低电压(LV)栅极结构。现在参考图3，在隔离结构82上方形成电阻器器件100。电阻器器件100具有伸长的和绕组(winding)的形状。在一个实施例中，电阻器器件100具有之字形(或者S形)。在另一实施例中，电阻器器件100具有螺旋形。在又一实施例中，电阻器器件100具有正方形。这些形状将通过参考以下的图6-图8更清楚地示出，图6-图8示出了电阻器器件100的顶视图。在图3中所示出的横截面图中，电阻器器件100示出为多个电阻器模块100A-100G。然而，可以理解，这些电阻器模块100A-100G实际上是单独的伸长的电阻器器件的多个部分。 在实施例中，电阻器器件100包括多晶硅材料，从而可以称为多晶硅电阻器。多晶硅电阻器100被设计为控制高压，例如高于大约100伏特的电压，并且可以为几百伏特高的电压。因此，多晶硅电阻器100还可以称为高压器件。在这种情况下，可以在形成其他高压多晶硅栅极的同时形成多晶硅电阻器100。换言之，可以利用与形成其他高压多晶硅栅极的相同的工艺来形成多晶硅电阻器100。然后，在HVNW 70的上表面并且邻近隔离结构82的位置上形成重掺杂区域110-111。在所示实施例中，分别在隔离结构80-82之间和81-82之间形成重掺杂区域110-111。可以通过一个或者多个离子注入工艺来形成重掺杂区域110-111。重掺杂区域110-111所具有的掺杂极性(在本实例中为N-型)与HVNW 70的掺杂极性相同，但是重掺杂区域110-111所具有的掺杂浓度高于HVNW 70的掺杂浓度。重掺杂区域110-111所具有的掺杂浓度级别处于大约I X IO19原子/厘米3到大约I X IO20原子/厘米3的范围内。现在参考图4，在隔离结构80-82、重掺杂区域110-111、和电阻器器件100上方形成互连结构150。互连结构150包括多个经过图案化的介电层和在电路之间提供互连(例如，布线)、输入端/输出端、以及各种掺杂部件(例如，HVNW 70)的导电层。更具体地来说，互连结构150可以包括多个互连层，还称为金属层。每个互连层都包括多个互连部件，还称为金属线。金属线可以是铝互连线或者铜互连线，并且可以包括导电材料，比如铝、铜、铝合金、铜合金、铝\硅\铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、或者上述的组合。通过包括物理汽相沉积(PVD)、化学汽相沉积(CVD)、溅射、电镀、或者上述的组合的工艺形成金属线。互连结构150包括层间电介质(ILD)，该层间电介质在互连层之间提供隔离。ILD可以包括介电材料，比如低_k材料或者氧化材料。互连结构150还可以包括多个接触件/在衬底上的不同互连层和/或部件(比如HVNW 70或者电阻器器件100)之间提供电连接的接触件。作为互连结构的部分，接触件160形成在重掺杂区域110上。同样，接触件160电连接到重掺杂区域110，从而电连接到HVNW 70。可以通过接触件160将电偏置施加到HVNW70。而且，另一接触件161形成在电阻器器件的部分IOOD上。部分100D位于电阻器器件100的两个相对端部(例如，100A和100G)之间。并且该部分100D位于电阻器器件100的中点处或者附近。电阻器器件的中点是电阻器器件上的点，该点与两个相对端部的距离相同。例如，如果电阻器器件100具有总长度L，该总长度L沿着电阻器器件的所有线圈或者绕组测量出，则电阻器器件100的中点是与两端的距离都为O. 5*L的距离的点。器件的电阻是器件的长度、宽度、高度、和材料的函数。因此，在电阻器器件100整体具有相对一致的宽度、高度、和材料成分的实施例中，中点一侧上的电阻器器件的部分的电阻为O. 5*(电阻器器件的总电阻)。根据基尔霍夫定律，电压=电流*电阻。因此，当电流不变时，电压与电阻呈线性关系。这意味着电阻器器件的中点处的电压为大约O. 5*(Vmgh-V1J，其中，Vlligh为两端中高电压一端的电压，Vlw为两端中低电压一端(通常为接地)的电压。
在本实施例中，部分100D(连接到接触件161)位于电阻器器件100的中点的
O.1*L内，其中，L=电阻器器件的总长度。换言之，该部分可以处于中点处，或者与中点的距尚小于O. 1*L。用另一种方式表达这种关系，部分100D和端部100A或者端部100G之间的距离处于大约O. 4*L到大约O. 6*L的范围内。互连结构150包括金属线(或者互连线)170，该金属线170电连接到接触件160和接触件161。在这种方式中，HVNW 70电偏置到与电阻器器件的部分100D相同的电压。换言之，部分100D处的电压(将会是施加到电阻器器件100的其中一端的电压的百分比)将是HVNW 70处的电压。这种类型的偏置方案提供了多个优点，这些优点将在下文中详细描述。
现在参考图5，电阻器器件的端部100A连接到终端200，电阻器器件的端部100G连接到终端201。终端200和201包括导电材料，比如Al或者Cu,或者上述的组合。终端200和201可以通过一个或者多个相应接触件/接触件和/或金属线电连接到端部100A和100G，为了简明，没有必要在本文中详细描述该金属线。终端200-201还可以直接形成在电阻器器件100上方，或者没有直接形成在电阻器器件100上方。终端200和201起到了电阻器器件100的电输入/输出点(或者存取点)的作用。例如，当终端201接地时，可以将高电压(大约为几百伏特)施加到终端200。反之亦然，当终端200接地时，可以将高电压施加到终端201。如上所述，部分100D只承受了施加到终端200或者终端201处的一小部分高电压。例如，在一实施例中，将大约500伏特的电压施加到终端201，而终端200接地，部分100D基本上位于电阻器器件100的中点时，部分100D处的电压大约为250伏特。随着部分100D的位置朝着端部100A或者100G远离中点，部分100D处测量出的电压也将偏离250伏特。在将Vlligh施加到终端200-201中的一个，而另一终端接地，并且部分100D的位置与电阻器器件的中点距离处于O. 1*L内的实施例中，部分100D处的电压将处于大约
O.4*Vmgh到大约O. 6*Vmgh的范围内，例如处于大约O. 5*VHigh。由于重掺杂区域110被固定到部分100D (从而使得HVNW 70被固定到部分100D)，因此，这意味着HVNW 70电偏置到部分100D处的电压。换言之，HVNW 70电偏置到接近两个终端200-201之间的电压差的中点，而传统的高压器件无法做到这一点。因此，对于传统的高压器件，在HVNW和电阻器器件的其中一个端部之间存在有高电势。这种器件会受到由该高电势导致的击穿问题的影响。该器件击穿通常由隔离结构82的厚度90限制。通常，当Vmgh超过大约470伏特时，传统的高压器件可能会遇到器件击穿问题。相比之下，本文中的实施例将HVNW 70电偏置，从而具有接近两个端部200-201之间的电压差的中点的电压。这样，在击穿发生之前，器件可以承受较高的电压差，这是由于HVNW 70处的电压与Vlligh或者V1ot均相差不大。例如，在实施例中，本文中的器件可以承受大约730伏特的电压差，此时，HVNW 70偏置到大约730伏特的一半，大约365伏特。换言之，器件只需要承受大约365伏特，从而使能大约730伏特的高压施加到该器件的终端中的一个(另一终端接地)。而且，隔离结构的厚度90可以与传统器件大致相同，这是由于，本文中的
实施例并不需要通过增加隔离结构82的厚度来改进其对于高电压的耐受性(tolerance)。另外，经过偏置的HVNW 70还可以延展衬底50中的耗尽区，从而进一步改进了器件的电性倉泛。可以实施附加制造工艺来完成图2-图5中所示出的半导体器件的制造过程。例如，半导体器件可以经过钝化、晶圆验收测试、以及晶圆切割工艺。为了简明起见，在本文中没有示出或者描述这些附加工艺。现在参考图6，示出了电阻器器件100A的实施例的简化顶视图。在本实施例中，电阻器器件100A具有细长的之字形、或者S形。电阻器器件100A具有两个相对的端部260和270。端部260和270分别电连接到终端280和290。可以将高电压施加到终端280，将终端290接地，反之亦然。因此，通过终端260和270，电阻器器件100A两端存在有高电势。电阻器器件100A具有中点300，该中点300与两个端部260和270的距离相等(根据沿着电阻器100A的距离，而不是两点之间的绝对距离)。根据本公开的各个方面，电阻器器件100A之下的高压N-阱可以电连接到中点300，或者接近中点300 (例如位于电阻器器件100A的总长度的10%内)。如上所述，上述配制使得电阻器器件100A能够具有更好的击穿性能一该电阻器器件100A能够在击穿发生之前承受更高的电压。图7示出了电阻器器件100B的实施例的另一简化顶视图。在本实施例中，电阻器器件100B具有细长的正方形形状。电阻器器件100B具有两个相对的端部330和340。端部330和340分别电连接到终端350和360。当终端360接地时，可以将高电压施加到终端350，反之亦然。因此，通过终端350和360，电阻器器件100B两端存在有高电势。电阻器器件100B具有中点370，该中点370与两个端部330和340的距离相等(根据沿着电阻器100B的距离，而不是两点之间的绝对距离)。根据本公开的各个方面，电阻器器件100B之下的高压N-阱可以电连接到中点370，或者接近中点370 (例如在电阻器器件100B的总长度的10%内)。鉴于参考图6的上述类似原因，上述配制使得电阻器器件100B能够具有更好的击穿性能。图8示出了电阻器器件100C的实施例的另一简化顶视图。在本实施例中，电阻器器件100C具有细长的螺旋形形状。电阻器器件100C具有两个相对的端部410和420。端部410和420分别电连接到终端430和440。当终端440接地时，可以将高电压施加到终端430，反之亦然。因此，通过终端430和440，电阻器器件100C两端存在有高电势。电阻器器件100C具有中点450，该中点450与两个端部410和420的距离相等(根据沿着电阻器100C的距离，而不是两点之间的绝对距离)。根据本公开的各个方面，电阻器器件100C之下的高压N-阱可以电连接到中点450，或者接近该中点450 (例如在电阻器器件100C的总长度的10%内)。鉴于参考图6的上述类似原因，上述配制使得电阻器器件100C能够具有更好的击穿性能。图9是不出了击穿电压和闻压N-讲的偏置电压之间的关系的图表500。图表500的X轴代表了电阻器器件下面的高压N-阱处的偏置电压的大小。根据高压N-阱固定到电阻器器件中的位置，该偏置电压发生变化。图表500的Y轴代表了击穿电压(BV)。例如，在点510处，高压N-阱所固定到电阻器器件上的点与高压端部的距离为O. 1*L，其中，L =电阻器器件的总长度。因此，在点510处的N-阱的偏置电压为O. 9*VH，其中，VH =电阻器器件两端所施加的电压差。由于点510相对接近电阻器器件的端部，而并不接近电阻器器件的中点，因此，点510处的击穿电压并不理想——在该实例中略小于400伏特。类似地，在点520处，高压N-阱所固定到的电阻器器件上的点与高压端部的距离为O. 3*L，点520处的N-阱的偏置电压为O. 7*VH。由于点520比点510更接近电阻器器件的中点，因此，点520的击穿电压更好(在本实例中略大于大约520伏特)，即使该击穿电压 还不是最优选择。在点530处，高压N-阱基本上固定到电阻器器件的中点，点530处的N-阱的偏置电压为O. 5*VH。现在，点530处的击穿电压基本上理想，并且达到了大约730伏特。在点540和550处，高压N-阱所固定到的电阻器器件上的点与高压端部的距离分别为O. 7*L和O. 9*L (或者与低电压端部的距离分别为O. 3*L和O. 1*L)。因此，点540和550处的偏置电压分别为O. 3*VH和O. 1*VH，在点540和550处的电阻器器件的击穿性能再次开始变差。因此，从图表500，可以看出，当高压N-阱固定到电阻器器件的中点时，电阻器器件趋向于达到理想击穿性能。上述实施例相比于高压器件提供了多个优点，可以理解，不同的实施例可以提供不同的优点，并且没有哪个具体优点是所有实施例所必需的。其中一个优点是，通过高压N-阱的适当偏置，电阻器器件的击穿特性可以得到显著改进。另一个优点是，高压N-阱的偏置不需要特别的制造工艺，并且与现有的工艺流程兼容。因此，本文所描述的实施例的实现方式不会导致成本增加。本公开的一个广泛形式涉及一种半导体器件，包括掺杂区域；绝缘器件，被设置在掺杂区域的部分上方；电阻器，被设置在绝缘器件上方，其中，电阻器在一个末端处包括第一端，并在相对末端处包括第二端；以及互连结构，被设置在电阻器上方，其中，互连结构连接到掺杂区域和电阻器的部分，电阻器的部分设置在第一端和第二端之间。本公开的另一广泛形式一种半导体器件，包括衬底，以第一掺杂极性进行掺杂；掺杂阱，位于衬底中，掺杂阱具有第二掺杂极性，第二掺杂剂性与第一掺杂极性相反；介电结构，位于掺杂阱上，其中，掺杂阱邻近介电结构的部分的掺杂浓度比掺杂阱的其余部分的掺杂浓度更高；以及伸长的多晶硅结构，位于介电结构上；其中伸长的多晶硅结构具有长度L ;掺杂阱邻近介电结构的部分电连接到伸长的多晶硅结构的部分，伸长的多晶硅结构的部分与伸长的多晶硅结构的中点相距预定距离，预定距离是沿着伸长的多晶硅结构测量出的；以及预定距离处于大约0*L到大约O. 1*L的范围内。本公开的又一广泛形式设计一种方法。该方法包括在衬底中形成掺杂阱；在掺杂阱上方部分地形成介电结构；在介电结构上方形成伸长的电阻器，伸长的电阻器具有第一末端和第二末端，第二末端与第一末端相对；以及在伸长的电阻器上方形成互连结构，其中，互连结构将掺杂阱和设置在第一末端和第二末端的伸长的电阻器的部分连接在一起。
上面论述了多个实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
权利要求
1.一种半导体器件，包括 掺杂区域； 绝缘器件，被设置在所述掺杂区域的部分上方； 电阻器，被设置在所述绝缘器件上方，其中，所述电阻器在一个末端处包括第一端，并在相对末端处包括第二端；以及 互连结构，被设置在所述电阻器上方，其中，所述互连结构连接到所述掺杂区域和所述电阻器的部分，所述电阻器的部分设置在所述第一端和所述第二端之间。
2.根据权利要求I所述的半导体器件，其中 所述电阻器具有长度L ; 所述电阻器的部分电连接到所述掺杂区域，所述电阻器的部分与所述第一端和所述第二端中的一个分隔开沿着所述电阻器测量出的距离；以及 所述距离处于所述长度L的大约40%到所述长度L的大约60%的范围内。
3.根据权利要求I所述的半导体器件，其中，多晶硅电阻器的部分电连接到所述掺杂区域，所述掺杂区域与所述第一端和所述第二端的距离大致相同。
4.根据权利要求I所述的半导体器件，其中，所述掺杂区域被设置在衬底中，所述衬底的掺杂极性与所述掺杂区域的掺杂极性相反。
5.根据权利要求I所述的半导体器件，其中 所述电阻器包含多晶硅材料；以及 所述绝缘器件包含介电材料。
6.根据权利要求I所述的半导体器件，其中 所述掺杂区域包括重掺杂部分，所述重掺杂部分被设置在所述掺杂区域的上表面上并且邻近所述绝缘区域；并且所述互连结构包括 第一接触件，连接到所述掺杂区域的所述重掺杂部分； 第二接触件，连接到所述电阻器的部分；以及 互连线，连接到所述第一接触件和所述第二接触件。
7.根据权利要求I所述的半导体器件，其中，所述电阻器具有以下形状中的一种之字形、方形、以及螺旋形。
8.根据权利要求I所述的半导体器件，其中，所述掺杂区域包括埋阱。
9.一种半导体器件，包括 衬底，以第一掺杂极性进行掺杂； 掺杂阱，位于所述衬底中，所述掺杂阱具有第二掺杂极性，所述第二掺杂剂性与所述第一掺杂极性相反； 介电结构，位于所述掺杂阱上，其中，所述掺杂阱邻近所述介电结构的部分的掺杂浓度比所述掺杂阱的其余部分的掺杂浓度更高；以及伸长的多晶硅结构，位于所述介电结构上； 其中 所述伸长的多晶硅结构具有长度L ； 所述掺杂阱邻近所述介电结构的部分电连接到所述伸长的多晶硅结构的部分，所述伸长的多晶硅结构的部分与所述伸长的多晶硅结构的中点相距预定距离，所述预定距离是沿着所述伸长的多晶硅结构测量出的；以及 所述预定距离处于大约0*L到大约O. 1*L的范围内。
10.一种制造半导体器件的方法，包括 在衬底中形成掺杂阱； 在所述掺杂阱上方部分地形成介电结构； 在所述介电结构上方形成伸长的电阻器，所述伸长的电阻器具有第一末端和第二末端，所述第二末端与所述第一末端相对；以及 在所述伸长的电阻器上方形成互连结构，其中，所述互连结构将所述掺杂阱和设置在所述第一末端和所述第二末端之间的所述伸长的电阻器的部分连接在一起。
全文摘要
本发明提供了一种具有偏置阱的高压电阻器。该器件包括位于衬底中的掺杂阱，该掺杂阱与该衬底的掺杂极性相反。半导体器件包括位于掺杂阱上的介电结构。掺杂阱邻近所述介电结构的部分的掺杂浓度高于所述掺杂阱的其余部分。半导体器件包括位于介电结构上的伸长的多晶硅结构。所述伸长的多晶硅结构具有长度L。掺杂阱邻近介电结构的部分电连接到伸长的多晶硅结构的部分，该伸长的多晶硅结构的部分与伸长的多晶硅结构的中点相距预定距离，该预定距离沿着伸长的多晶硅结构测量出。该预定距离处于大约0*L到大约0.1*L的范围内。
文档编号H01L27/10GK102769014SQ201110412650
公开日2012年11月7日 申请日期2011年12月12日 优先权日2011年5月4日
发明者杨富智, 柳瑞兴, 苏如意, 蔡俊琳, 郑志昌 申请人:台湾积体电路制造股份有限公司