专利名称：用于快速开关的带有可控注入效率的二极管结构的制作方法
技术领域：
本发明主要是关于半导体功率器件的结构和制备方法。更确切的说，本发明是关于带有低注入效率的高压PiN(P-型/本征/N-型)二极管的器件结构和制备方法，以便提高开关速度。
背景技术：
由于当载流子注入到通常设置在较重掺杂的N-型和P-型层之间的本征(或轻掺杂)半导体层时，用于控制阳极和阴极电荷注入的量的选择有限，传统结构形成的 PiN(P-type/intrinsic/N-type) 二极管仍然受到高调制的局限。这些困难使二极管器件具有缓慢的开关速度。此外，对电荷的控制有限，也使反向电流和恢复时间很大，导致更高的功率耗散以及很低的工作效率。降低调制的常用方法是，采用载流子寿命控制技术，例如电子辐照(ER)或金和钼扩散，形成深能级复合位置。但是，这些技术需要额外的处理步骤，不仅增加了成本，还会在很高的阴极偏压下使漏电增大。此外，寿命随温度的变化，对于寿命可控器件来说，显著削弱了在高温下的二极管反向恢复。图IA表示传统PiN 二极管(例如作为金属氧化物半导体场效应晶体管(MOSFET)的体二极管)的剖面图。PiN 二极管含有一个N缓冲区3，用于软恢复承载在底面附近的重掺杂N+底部衬底层4上。轻掺杂的N-型(或本征)层2 (例如外延层)形成在N缓冲层3上方，用于闭锁电压，顶端P层I形成(例如与P-本体区一起，在MOSFET晶片的其他位置上)在N-外延层2的上方。轻掺杂N-型层2为PiN 二极管的“本征”部分。作为示例，顶端P-型层I的掺杂浓度约为lE17/cm3，厚度约为2 ii m，N-型外延层2的掺杂浓度约为lE14/cm3，厚度约为40iim，N-型缓冲层3的掺杂浓度约为lE15/cm3，厚度约为10iim，N_型底部衬底层4的掺杂浓度约为lE19/cm3，厚度约为100 u m。该高压PiN 二极管有高调制引起高开关损耗以及低开关速度的问题。高调制意味着高载流子注入以及高积累电荷。大量的载流子(例如P型电荷)从顶端P层I注入到N-型外延层2内，在N-型外延层2中变成积累电荷。也有电荷载流子从重掺杂的N型衬底4，注入到N型缓冲区3和轻掺杂的N型层2。这虽然可以改善二极管的正向导电性，但却由于当二极管断开时，需要从轻掺杂层2除去那些积累电荷，因此会导致高开关损耗以及低开关速度。如图IB所示，为了克服PiN 二极管在高频应用时的高调制和慢开关，要降低顶端P表面掺杂浓度。图IB与图IA相比，除了图IB中的PiN 二极管中的顶端P层I’具有更小的掺杂浓度(例如lE16/cm3与图IA中的顶端P层I的lE17/cm3掺杂浓度相比)之外，其他的层结构与图IA相同。然而，顶端P掺杂浓度的下降受到穿通约束的局限。需要存在足够的P电荷，将电场降至零，否则器件将穿通，并且严重漏电。由于考虑到穿通设计，可用的最低的表面P电荷约为Qp = 2E12/cm2。图IC表示改善器件性能的另一个步骤，通过背部研磨掉底部的N+衬底4，减少从底部注入的N电荷，然后进行背部重掺杂N-型植入并退火，形成很薄的重掺杂N型背部区5，以便与ニ极管的背部构成良好的欧姆接触。由于欧姆接触的限制，N型背部区5中的N电荷载流子減少的下限约为Qn = 5E12/cm2。因此，尽管有这些エ艺，但是在改善器件的开关速度方面仍然有许多局限。基于上述原因，仍然需要改善PiN ニ极管的结构和制备方法，改进电荷注入和软操作的控制，以解决上述技术局限和难题。
发明内容
因此，本发明的ー个方面在于，提出了ー种PiN ニ极管的新型和改良的器件结构，通过ー个附加的缓冲区，降低注入效率，从而減少漂流区中的少子电荷，使它的结构适合实现软开关。另外，该器件需要很少的或者不需要传统的寿命控制技术，这使得它的性能在高温下也很稳定。具体地说，本发明的ー个方面在于，提出了一种制备PiN ニ极管的改良的器件结构，通过改善对顶端注入效率的控制，进ー步改善载流子结构以及正向传导电压降Vf。本发明提出了 PiN ニ极管不同的顶端结构，包括沟槽栅极的结构，以减小顶端注入区域以及附加的缓冲区，从而改善击穿电压控制。本发明的另ー个方面在于，提出了一种制备PiN ニ极管的改良的器件结构，通过背部研磨并退火带图案的掺杂层，用于背部电荷注入控制。此外，可以制备到沟槽栅极之间的顶端本体区的肖特基接头，以便通过降低正向偏置电压降Vf，提高器件的性能。本发明的较佳实施例简要提出了一种设置在半导体衬底中的半导体器件。作为示例，半导体衬底包括一个底部(通常是重掺杂的)层以及ー个上部外延层。半导体器件包括ー个第一导电类型的第一半导体层，位于第二导电类型的第二半导体层下方。第二半导体层位于半导体衬底的顶部，作为半导体衬底的一部分。第一半导体层包括ー个注入效率控制缓冲层，位于第一半导体层的顶部，直接设置在第二半导体层下方。第一半导体层也包括ー个第一导电类型的漂流区，位于注入效率控制缓冲层下方，其中注入效率控制缓冲层的掺杂浓度高于漂流层，从而控制第二半导体层的注入效率。第一和第二半导体层包括ニ极管的两部分，一部分作为阳极，另一部分作为阴扱。在另ー个实施例中，第一半导体层还包括ー个第一导电类型的底部重掺杂区，位于半导体衬底的底部。还可以包括ー个第一导电类型的软恢复缓冲层，设置在底部重掺杂区上方，以及漂流区下方，软恢复缓冲层的掺杂浓度低于底部重掺杂区，高于漂流区。在另ー个实施例中，半导体器件还包括一个在半导体衬底中开ロ的沟槽栅极，延伸到注入效率控制缓冲层内。沟槽栅极还包括ー个偏置的栅极电极，使它对注入效率控制缓冲层进行电荷补偿。在一个实施例中，沟槽栅极还包括一个栅极电极，电连接到第二半导体层。在另ー个实施例中，顶部金属层位于沟槽栅极上方，并电连接到沟槽栅极以及第ニ半导体层。在另ー个实施例中，底部金属层位于第一半导体层的底部。在另ー个实施例中，半导体器件还包括ー个第二导电类型的击穿电压增强掺杂区，位于第二半导体层的邻近部分之间，在第二半导体层中，击穿电压增强掺杂区是电浮动的。在另ー个实施例中，第二导电类型的多个击穿电压增强掺杂区位于第二半导体层的邻近部分之间，在第二半导体层中，多个击穿电压增强掺杂区是电浮动的。在另ー个实施例中，半导体器件还包括多个沟槽栅极，位于第二半导体层的邻近部分之间。在一个实施 例中，半导体器件还包括第二导电类型的浮动区，位于多个沟槽栅极内邻近的沟槽栅极之间，浮动区是电浮动的。在另一个实施例中，半导体器件还包括一个金属层，设置在半导体衬底上方，金属层电连接到第二半导体层和沟槽栅极；器件还包括轻掺杂区，位于多个沟槽栅极内邻近的沟槽栅极之间，使金属层和轻掺杂区之间的接触成为肖特基接触。在另一个实施例中，第一半导体层还包括第一导电类型的重掺杂区，在第一半导体层的底部，重掺杂区设置在半导体衬底底面上的局部区域，保留不含有重掺杂区的底面上的另一个区域。在另一个实施例中，半导体器件的第一导电类型为N-型，第二导电类型为P-型。在另一个实施例中，半导体器件的第一导电类型为P-型，第二导电类型为N-型。在另一个实施例中，第一半导体层和第二半导体层构成一个垂直二极管，其中半导体衬底还包括一个绝缘栅双极晶体管(IGBT)，使二极管与绝缘栅双极晶体管(IGBT)集成。本发明还提出了一种用于制备设置在半导体衬底上的半导体器件的方法。该方法包括在半导体衬底中，制备第一导电类型的第一半导体层，以及在半导体衬底的顶部、第一半导体层上方制备第二导电类型的第二半导体层。在一个实施例中，制备第一半导体层的步骤还包括，直接在第二导电类型的第二半导体层下方，制备第一导电类型的注入效率控制缓冲层，以及在注入效率缓冲控制层下方，制备第一导电类型的漂流层，使注入效率控制缓冲层的重掺杂浓度高于漂流区，以控制第二半导体层的注入效率。第一半导体层和第二半导体层包括二极管的两部分，第一部分作为阳极，第二部分作为阴极。在另一个实施例中，本方法还包括制备一个沟槽栅极，延伸到注入效率控制缓冲层内，以便对注入效率控制缓冲层进行电荷补偿。本方法还包括将沟槽栅极的栅极电极电连接到第二半导体层。在另一个实施例中，本方法还包括制备一个第二导电类型的击穿电压增强掺杂区，位于第二半导体层的邻近部分之间，以提高击穿电压并控制注入，其中击穿电压增强掺杂区是电浮动的。在另一个实施例中，本方法还包括制备第二导电类型的多个击穿电压增强掺杂区，位于第二半导体层的邻近部分之间，以提高击穿电压并控制注入，其中多个击穿电压增强掺杂区是电浮动的。在另一个实施例中，本方法还包括制备多个沟槽栅极，延伸到注入效率控制缓冲层内，位于第二半导体层的邻近部分之间。本方法还包括制备第二导电类型的浮动区，位于多个沟槽栅极内邻近的沟槽栅极之间，其中浮动区与第二半导体层同时制备。还可选择，本方法还包括在半导体衬底上方，制备一个金属层，金属层电连接到第二半导体层和沟槽栅极上；并且制备轻掺杂区，位于多个沟槽栅极内邻近的沟槽栅极之间，使金属层和轻掺杂区构成肖特基接触。阅读以下详细说明并参照附图之后，本发明的(上述)这些和其他的特点和优势，对于本领域的技术人员而言，无疑将显而易见。
图IA至IC所示的剖面图，表示传统的PiN 二极管的层结构。
图2表示本发明所述的PiNニ极管器件的剖面图，在顶部阳极层下方，带有附加的重掺杂N缓冲区。图3A和3B表示本发明所述的PiN ニ极管器件的剖面图，在顶部阳极层和沟槽栅极下方，带有附加的重掺杂N缓冲区，以减小顶端注入面积，并防止由于阻挡结下方的重掺杂N缓冲引起的击穿电压降低。
图4A和4B表示本发明所述的PiN ニ极管器件的剖面图，在顶部阳极层和沟槽栅极下方，带有附加的重掺杂N缓冲区，以减小顶端注入面积，并与N缓冲区水平对面的P-区一起，提高击穿电压。图5表示本发明所述的PiNニ极管器件的剖面图，在顶部阳极层和沟槽栅极下方，带有附加的重掺杂N缓冲区，以减小顶端注入面积，并与N缓冲区水平对面的多个P-区一起，提闻击穿电压。图6表示本发明所述的PiN ニ极管器件的剖面图，在顶部阳极层和多个沟槽栅极下方，带有附加的重掺杂N缓冲区，以减小顶端注入面积。图7表示本发明所述的PiN ニ极管器件的剖面图，在顶部阳极层和多个沟槽栅极下方，带有附加的重掺杂N缓冲区，以减小顶端注入面积，并且具有到沟槽栅极之间的本体区的肖特基接触，以提高正向偏置电压降Vf。图8表示本发明所述的PiN ニ极管器件的剖面图，带有与图7类似的结构，以及背部N-区图案，以控制背部注入效率。图9表示本发明所述的PiN ニ极管器件与绝缘栅双极晶体管(IGBT)集成在ー个単独晶片上的剖面图。
具体实施例方式參见图2，本发明所述的PiN ニ极管100的剖面图。PiN ニ极管100具有一个重掺杂的N型底层105。作为示例，PiN ニ极管100最初可以形成在厚N-型底部衬底层上，通过背部研磨エ艺，改善底部以及全部的底部衬底层，然后进行背部植入和退火エ艺，以形成一层很薄的重掺杂的N-掺杂底层105。本区域中典型的电荷浓度约为5E12/cm2。底部重N掺杂层105承载次重掺杂的N缓冲层110，用于软恢复，其典型的掺杂和厚度分别约为5E14/cm3和15um。在N缓冲层110上方的是轻掺杂N层115 (例如外延层)，根据击穿电压，典型的掺杂在2E13-lE14/cm3的范围内，厚度在30_90um的范围内。PiN ニ极管100还包括ー个重掺杂的N-型缓冲层120，形成在顶部P层125下方，以及轻掺杂的N-型层115上方。重掺杂的N-型缓冲层120可以作为注入效率控制缓冲层。附加的重掺杂N缓冲层120通过降低少数载流子的寿命，大幅降低了 P阳极层125的注入效率。注入附加的N缓冲层120内的空穴，将在N缓冲层120中快速复合。阻挡结附近的调制较低，也会产生更软的恢复，满足器件的要求。注入效率不随温度的増加而增加。较低的峰值反向电流Ikm減少了在反相器/功率因数校正(Power factor correction,简称PFC)电路中穿过高压开关(MOSFET/IGBT)的电流，从而降低了开启损耗，并且提高了效率。通过缓冲层120，才有可能获得较快的开关速度以及较少的积累电荷Qrr，从而改善了ニ极管的效率及其应用。然而，将重掺杂的N-型区(即N缓冲层120)単独置于P层125下方，将对減少阻挡击穿电压起相反的作用。缓冲层120掺杂得越重，ニ极管的击穿电压变得越差。
图3A表示依据本发明的一个可选实施例，另一种PiN二极管100-1的剖面图。PiN二极管100-1的结构与图2类似，很薄的底部重掺杂层105承载着N-缓冲层110、轻掺杂N层115 (例如外延层)以及形成在顶部P阳极层125下方的额外的N缓冲层120。PiN 二极管100-1还包括一个形成在顶面附近的金属氧化物半导体(MOS)型沟槽栅极130。沟槽栅极130可以向下延伸到额外的N缓冲层120的底部深度附近。沟槽栅极130的存在，限制了被P型层125覆盖的面积，从而限制了 P注入面积和P注入的量。作为示例，沟槽栅极130可以内衬栅极电介质，并用多晶硅层等栅极电极填充。栅极沟槽130的栅极电极可以连接阳极，从而与顶部P区125处于相同的电势。除了限制顶部阳极层125的P注入面积之夕卜，沟槽栅极130还对重掺杂的N缓冲层120进行电荷补 偿，提高了器件的击穿电压。通过沟槽栅极130的电荷补偿，使N缓冲层120具有很高的掺杂浓度，而且不会对器件击穿电压产生副作用。作为示例，沟槽栅极130可以轻松地对N缓冲层120进行电荷补偿，使它的掺杂浓度为1E15至1E17，例如lE16/cm3。图3A所示的剖面图表示器件的一个单独晶胞的一半。图3B所示的剖面图表示器件的多个晶胞，其中反映并重复了图3A所示的结构。图4A表示作为本发明的另一个可选实施例，另一种PiN 二极管100-2的剖面图。PiN 二极管100-2的结构与图3A类似，底部重掺杂层105承载着N-缓冲层110、轻掺杂N层115以及形成在顶部P阳极层125下方的额外的N缓冲层120。除了用形成在顶面附近的多晶硅层填充沟槽栅极130，用于限制P注入面积之外，PiN 二极管100-2还包括一个形成在顶面附近的轻掺杂P-区140，延伸到外延层115的顶部中。通过沟槽栅极130，轻掺杂P-区140与N缓冲层120和顶部P区125分开。可以保留轻掺杂的P-区140浮动，从而没有连接到二极管的阳极，也就不会向轻掺杂N层115内注入载流子。由于P-区是轻掺杂的，因此可以完全耗尽。在一个较佳实施例中，P-区140比栅极沟槽130更深，并且与栅极沟槽130稍稍重叠，以降低电场拥挤，但是如果有需要的话，它也可以比栅极沟槽浅。顶部金属层150 (例如阳极金属)接触顶部P区125 (例如阳极区)以及栅极电极130。绝缘层145使P-区140和阳极金属150绝缘。阴极金属(图中没有表示出)可以形成在器件底部，例如接触重掺杂的N-型区105。制备P-区140，以便进一步减少在注入少数载流子的表面上的P阳极区125的面积，而无需影响器件的击穿电压。该P-区140的存在也降低了阳极-阴极耦合电容，从而降低了穿过该器件的位移电流，减少了电场拥挤，进一步提高了击穿电压，该P-区140即为击穿电压增强掺杂区。同时图4A表不PiN 二极管100-2的晶胞的一半，图4B表示PiN 二极管100-2的多个晶胞。从顶部P区125注入的量，极大地受到浮动P-区140的限制。图5表示作为本发明的一个可选实施例，另一种PiN 二极管100-3的剖面图。PiN二极管100-3的结构与图3A和图4A类似，很薄的底部重掺杂层105承载着N-缓冲层110、轻掺杂N层115以及形成在顶部P阳极层125下方的额外的N缓冲层120。除了用形成在顶面附近的多晶硅层填充沟槽栅极130，用于限制P注入面积之外，PiN 二极管100-3还包括一个形成在顶面附近的多个P-区140-1、140-2和140-3，延伸到外延层115的顶部中。作为示例，多个P-区140-1、140-2和140-3的掺杂浓度高于图4A或图4B所示的轻掺杂P-区140，以便用作浮动保护环。尽管图中所示的P-型区深度小于栅极沟槽130，但是P-型区也可以延伸得比栅极沟槽更深。多个P-型区140-1、140-2和140-3没有连接到阳极，可以保留为浮动的。在邻近的P-型区140-1、140-2和140-3之间，轻掺杂的N层115可以延伸到半导体衬底的顶面。P-型区140-1、140-2和140-3设置在栅极沟槽130从阳极区125和N缓冲区120的另ー边(即阳极区125和N缓冲区120设置在栅极沟槽130的ー边/侧，而P-型区140-1、140-2和140-3则设置在该栅极沟槽130相对应的另ー边/侧)，形成P-型区140-1、140-2和140-3，以便进一步减少在注入少数载流子的表面上的P阳极区125的面积，而无需影响器件的击穿电压。该P-区的存在也降低了阳极-阴极耦合电容，从而降低了穿过该器件的位移电流，有助于传播电场，进ー步提高了击穿电压，该P-型区140-1、140-2和140-3均是击穿电压增强掺杂区。图6表示作为本发明的ー个可选实施例，另ー种PiN ニ极管100-4的剖面图。PiNニ极管100-4的结构与图3A和图4A类似，底部重掺杂层105承载着N-缓冲层110、轻掺杂N层115以及形成在顶部P阳极层125下方的额外的N缓冲层120。除了用形成在顶面附近的多晶硅层填充沟槽栅极130，用于限制P注入面积之外，PiN ニ极管100-4还包括形
成在顶面附近的用多晶硅层填充的多个沟槽栅极130-1、130-2.....130-5，用于限制P注
入面积。沟槽栅极之间的顶部P-型层，即P-型区126-1、126-2、. . . 126-4构成了浮动本体区，与阳极区125相対，阳极区125连接到阳极接头150。沟槽栅极130-1至130-5电连接到阳极接头150，阳极接头150置于顶部阳极层125上方，并与其相接触。虽然这种结构与图5所示的PiN ニ极管100-3类似，但是可以利用与制备图3A和图3B所示的PiN ニ极管100-1相同的处理步骤(即不需要额外的处理步骤或掩膜)，来制备这种结构。例如，制备P区126-1至126-4的处理步骤，与制备顶端P区125相同。这种结构的唯一不同之处在干，部分P阳极台面结构并不接触构成阳极端的顶端金属。要实现这种结构，仅仅需要改变接触掩膜，而不需要改变处理流程。图7表示作为本发明的ー个可选实施例，另ー种PiN ニ极管100-5的剖面图。PiNニ极管100-5的结构与图6类似，很薄的底部重掺杂层105承载着N-缓冲层110、轻掺杂N层115以及形成在顶部P阳极层125下方的额外的N缓冲层120。PiN ニ极管100-5还包括形成在顶面附近的用多晶硅层填充的多个沟槽栅极130-1至130-5，用于限制P注入面
积。顶部阳极层125没有延伸穿过所有的区域。反而是沟槽栅极130-1、130-2.....130-5
之间的半导体衬底的顶面部分，即轻掺杂的区域115-1、115-2、115-3和115-4，用于形成肖特基ニ极管。阳极接头150-1可以延伸穿过器件的表面，接触阳极区125以及轻掺杂的区域115-1至115-4。在阳极接头150-1接触轻掺杂的区域115-1至115-4的地方，形成肖特基接头160，并且降低了ニ极管的正向偏压Vf。沟槽栅极130-1至130-5也提供屏蔽，以维持肖特基区域中的击穿电压。沟槽栅极130-1至130-5可以连接到阳极接头150-1。引入肖特基接头降低了顶部注入效率，并且也为经由多数载流子的电流传导提供通路。图8表示作为本发明的ー个可选实施例，另ー种PiN ニ极管100-6的剖面图。PiNニ极管100-6的结构与图7类似；然而，与之相反的是，PiN ニ极管100-6的很薄的重掺杂底部N型层105-1在制备时就形成了图案，因此它仅仅出现在特定区域中。带图案的背部N区105-1通过减小被底部重掺杂N区105-1覆盖的面积,从而减少来自于底部重掺杂N区105-1的载流子注入量，进ー步提高了器件的开关速度。然而，底部重掺杂N区105-1的部分，保持了到底部金属155(例如用于阴极端)的良好的欧姆接触。作为示例，可以形成底部重掺杂N区105-1的图案，使它大概位于P型阳极区125下方。
凭借本发明所作出的改进，N-型缓冲层120可以具有很高的掺杂浓度，例如1E15至lE17/cm3，同时仍然保持良好的击穿性能。另外，二极管的注入效率也大幅降低，改善了二极管的效率和开关速度。 本发明所述的二极管可以作为一个独立的二极管晶片来制备，并与另一种器件(例如绝缘栅双极晶体管(IGBT)或金属氧化物半导体场效应晶体管(MOSFET)) —起使用或共同封装。还可选择，二极管也可以与另一种器件(例如IGBT或M0SFET)集成在一个单独的晶片上。图9所示的剖面图显示依据本发明的一个可选实施例，PiN 二极管190与垂直IGBT器件195集成在一个单独的晶片101上，构成一个反向传导的IGBT。IGBT器件195可以与PiN 二极管190同时制备，PiN 二极管190的结构与图7所示的PiN 二极管100-5类似。可以在制备PiN 二极管190的N型背部层105之前或之后，形成位于IGBT器件195底部的薄P+集电极区106的图案，从而使这两者都位于特定区域。利用与图6-8相同的工艺步骤，制备适当掺杂的N缓冲层110、轻掺杂的N-漂流区115以及N-型注入效率控制缓冲层120。IGBT 195的重掺杂N-型层121也可以形成在发射极/本体区137下方；重掺杂的N-型层121可以与二极管190的N-型注入效率控制缓冲层120同时制备，或者依据其各自的掺杂浓度和深度单独制备。可以利用与PiN 二极管190的沟槽栅极130-1至130-3相同的处理工艺，制备IGBT 195的屏蔽电极135，屏蔽电极135连接到阳极/发射极金属150-2 ;还可选择，可以分开制备屏蔽电极135与沟槽栅极130-1至130-3。阳极/发射极金属150-2也可以连接到IGBT N-型源极区136以及IGBT P-型发射极/本体区137。IGBT195还包括一个在电介质139中的平面栅极138，形成在发射极/本体区137上方。平面栅极138可以在发射极/本体区137顶部，形成一个反演通道，将源极区136连接到位于重掺杂的N-型区121上方的N-型区116。作为示例，N-型区116可以是重掺杂的N-型区121的延伸。在底部的集电极/阴极金属155连接到P-型集电极区106以及重掺杂的N-型阴极接触区105。作为示例，在晶片101等集成晶片中，IGBT195所占的面积约为70%，二极管190所占的面积约为30% ;当然，根据器件所需的属性，该比例也可以不同。通过一些相同的处理步骤，PiN 二极管和IGBT集成的器件具有提高制造效率并且降低成本的优势。此外，半导体晶片101通过将IGBT器件195与高性能的二极管190集成在一个单独晶片上，制备反向传导的IGBT，节省了成本与空间。二极管部分的结构与现有的专利申请中所提到的结构类似。器件的IGBT部分的结构与现有的专利申请中，由马督儿 博德等人在2010年10月31日存档的美国申请12/925,869中所述的结构类似。尽管上述内容提出的是二极管的阳极在上，阴极在下，但是本发明也可以作出变换，通过变换半导体区域的导电类型(即从P-型变为N-型，反之亦然)，可以使阴极在上，阳极在下。尽管本发明已经详细说明了本发明现有的较佳实施例，但应理解这些关于较佳实施例的说明不应作为本发明的局限。本领域的技术人员阅读上述详细说明后，各种变化和修正无疑将显而易见。因此，应认为所附的权利要求书涵盖本发明的真实意图和范围内的全部变化和修正。
权利要求
1.一种设置在半导体衬底中的半导体器件，其特征在于，包括； 一个第二导电类型的第二半导体层位于所述的半导体衬底的顶部；以及 一个第一导电类型的第一半导体层，位于所述的第二半导体层下方； 其中第一半导体层还包括一个第一导电类型的注入效率控制缓冲层，直接设置在所述的第二导电类型的第二半导体层下方，所述的注入效率控制缓冲层位于第一半导体层的顶部; 其中第一半导体层还包括一个第一导电类型的漂流区，位于注入效率控制缓冲层下方，其中注入效率控制缓冲层的掺杂浓度高于漂流层，从而控制所述的第二半导体层的注入效率，并且其中第一半导体层和第二半导体层包括二极管的两部分，一部分作为阳极，另一部分作为阴极。
2.如权利要求I所述的半导体器件，其特征在于，第一半导体层还包括 一个第一导电类型的底部重掺杂区，位于半导体衬底的底部； 一个所述的第一导电类型的软恢复缓冲层，设置在所述的底部重掺杂区上方，以及所述的漂流区下方，所述的软恢复缓冲层的掺杂浓度低于底部重掺杂区，高于漂流区。
3.如权利要求I所述的半导体器件，其特征在于，还包括 一个在半导体衬底中开口的沟槽栅极，延伸到注入效率控制缓冲层内。
4.如权利要求3所述的半导体器件，其特征在于，沟槽栅极还包括一个偏置的栅极电极，使它对所述的注入效率控制缓冲层进行电荷补偿。
5.如权利要求4所述的半导体器件，其特征在于，沟槽栅极还包括一个栅极电极，电连接到第二半导体层。
6.如权利要求3所述的半导体器件，其特征在于，还包括 一个第二导电类型的击穿电压增强掺杂区，位于所述的第二半导体层的邻近部分之间，其中击穿电压增强掺杂区是电浮动的。
7.如权利要求3所述的半导体器件，其特征在于，还包括 第二导电类型的多个击穿电压增强掺杂区位于所述的第二半导体层的邻近部分之间，其中多个击穿电压增强掺杂区是电浮动的。
8.如权利要求3所述的半导体器件，其特征在于，还包括 多个沟槽栅极，位于所述的第二半导体层的邻近部分之间。
9.如权利要求8所述的半导体器件，其特征在于，还包括 第二导电类型的浮动区，位于所述的多个沟槽栅极内邻近的沟槽栅极之间，所述的浮动区是电浮动的。
10.如权利要求8所述的半导体器件，其特征在于，还包括 一个金属层，设置在所述的半导体衬底上方，金属层电连接到所述的第二半导体层和所述的沟槽栅极；以及轻掺杂区，位于所述的多个沟槽栅极内邻近的沟槽栅极之间，使所述的金属层和所述的轻掺杂区之间的接触成为肖特基接触。
11.如权利要求3所述的半导体器件，其特征在于，所述的第一半导体层还包括一个第一导电类型的重掺杂区，在所述的第一半导体层的底部，所述的重掺杂区设置在所述的半导体衬底底面上的局部区域，使底面上的另一个区域不含有所述的重掺杂区。
12.如权利要求3所述的半导体器件，其特征在于，第一导电类型为N-型，第二导电类型为P-型。
13.如权利要求3所述的半导体器件，其特征在于，其中 第一半导体层和第二半导体层构成一个垂直二极管，其中半导体衬底还包括一个绝缘栅双极晶体管(IGBT)，使所述的二极管与所述的IGBT集成。
14.如权利要求3所述的半导体器件，其特征在于，第一半导体层还包括 一个第一导电类型的底部重掺杂区，位于半导体衬底的底部； 一个所述的第一导电类型的软恢复缓冲层，设置在所述的底部重掺杂区上方，以及所述的漂流区下方，所述的软恢复缓冲层的掺杂浓度低于底部重掺杂区，高于漂流区。
15.如权利要求5所述的半导体器件，其特征在于，还包括 一个顶部金属层，电连接到沟槽栅极和第二半导体层；以及 一个底部金属层，在第一半导体层的底部。
16.一种用于制备设置在半导体衬底中的半导体器件的方法，其特征在于，包括 在所述的半导体衬底中，制备第一导电类型的第一半导体层；以及 在所述的半导体衬底的顶部、第一半导体层上方制备第二导电类型的第二半导体层； 其中所述的制备第一半导体层的步骤还包括，直接在第二导电类型的第二半导体层下方，制备第一导电类型的注入效率控制缓冲层，以及在注入效率缓冲控制层下方，制备第一导电类型的漂流层，使注入效率控制缓冲层的重掺杂浓度高于漂流区，以控制第二半导体层的注入效率，其中第一半导体层和第二半导体层包括二极管的两部分，第一部分作为阳极，第二部分作为阴极。
17.如权利要求16所述的方法，其特征在于，还包括 制备一个沟槽栅极，延伸到所述的注入效率控制缓冲层内，以便对注入效率控制缓冲层进行电荷补偿。
18.如权利要求17所述的方法，其特征在于，还包括 将所述的沟槽栅极的栅极电极电连接到第二半导体层。
19.如权利要求17所述的方法，其特征在于，还包括 制备一个第二导电类型的击穿电压增强掺杂区，位于所述的第二半导体层的邻近部分之间，以提高击穿电压并控制注入，其中所述的击穿电压增强掺杂区是电浮动的。
20.如权利要求17所述的方法，其特征在于，还包括 制备第二导电类型的多个击穿电压增强掺杂区，位于所述的第二半导体层的邻近部分之间，以提高击穿电压并控制注入，其中所述的多个击穿电压增强掺杂区是电浮动的。
21.如权利要求17所述的方法，其特征在于，还包括 制备多个沟槽栅极，延伸到所述的注入效率控制缓冲层内，位于所述的第二半导体层的邻近部分之间。
22.如权利要求21所述的方法，其特征在于，还包括 制备第二导电类型的浮动区，位于所述的多个沟槽栅极内邻近的沟槽栅极之间，其中所述的浮动区与所述的第二半导体层同时制备。
23.如权利要求21所述的方法，其特征在于，还包括 在所述的半导体衬底上方，制备一个金属层，所述的金属层电连接到所述的第二半导体层和所述的沟槽栅极上；以及制备轻掺杂区，位于所述的多个沟槽栅极内邻近的沟槽栅极之间，使金属层和 所述的轻掺杂区构成肖特基接触。
全文摘要
本发明提出了一种设置在半导体衬底中的半导体器件。该半导体器件包括一个在第一主平面上的第一导电类型的第一半导体层。该半导体器件还包括一个第二导电类型的第二半导体层，在第一主平面对面的第二主平面上。该半导体器件还包括一个第一导电类型的注入效率控制缓冲层，直积设置在第二半导体层下方，以控制第二半导体层的注入效率。
文档编号H01L21/329GK102623513SQ20121002697
公开日2012年8月1日 申请日期2012年1月18日 优先权日2011年1月31日
发明者哈什·奈克, 安荷·叭剌, 管灵鹏, 雷燮光, 马督儿·博德 申请人:万国半导体股份有限公司