专利名称：一种减少mosfet耦合干扰的侧墙工艺的制备方法
技术领域：
本发明涉及半导体器件技术领域，尤其涉及一种互补金属氧化物半导体 (Complementary Metal Oxide Semiconductor,简称 CMOS)器件结构单兀及减少 MOSFET 率禹合干扰的侧墙工艺的制备方法。
背景技术：
自从第一个晶体管发明以来，经过几十年的飞速发展，晶体管的横向和纵向尺寸都迅速缩小。据国际半导体技术蓝图(ITRS, International Technology Roadmap for Semiconductors)在2004年的预测，到2018年晶体管的特征尺寸将达到7nm。尺寸的持续缩小使晶体管的性能(速度)不断提高，也使得我们能够在相同面积的芯片上集成更多的器件，集成电路的功能越来越强，同时也降低了单位功能成本。
然而，器件特征尺寸的不断减小也带来了一系列的挑战。当器件的特征尺寸进入到深亚微米以后，器件的短沟道效应(Short Channel Effect,简称SCE)日趋严重,从而使器件的性能退化。短沟道效应(Short Channel Effect)是CMOS器件沟道长度缩小时常见的现象，它会造成阈值电压漂移、源漏穿通、漏极感应势鱼降低(Drain induced barrier lower,简称DIBL)(较高漏压下)等特性，严重时会造成CMOS器件性能失效。
例如，目前常见的非挥发性存储器，采用浮栅型或陷阱电荷俘获型，浮栅型器件的栅极是由浮动栅极(floating gate)和控制栅极(control gate)组成的堆叠栅极，电荷阻挡层置于浮栅和控制栅之间，而隧穿氧化层位于浮栅和器件沟道之间。控制栅极连接字线 (word line)，浮栅用于存储电荷，最常见的是采用多晶硅作为浮栅，控制栅极用于控制写入/读取操作。而对于陷讲电荷俘获型器件，以电荷捕获层(charge trapping layer)替代浮动栅极，如 S0N0S (Silicon-Oxide-Nitride-Oxide-Semiconductor)器件米用氮化娃作为电荷捕获层。
由于非挥发存储器单元浮栅或者电荷捕获层的存在，当非挥发存储器单元被不断地按比例缩小且每两个字线之间的距离变得太靠近时，会产生耦合干扰问题，导致存储器单元器件的阈值电压漂移，这在高阶节点如45nm以下的集成电路产品工艺中将面临的一个重大问题。
SCE可以用Yau提出的电荷共享模型来解释，即当沟道变短时，源衬、漏衬PN结分享沟道耗尽区电荷与沟道总电荷的比例将增大，从而导致栅控能力下降。
根据电荷共享模型推导出的阈值电压漂移公式
权利要求
1.一种减少MOSFET耦合干扰的侧墙工艺的制备方法，所述的侧墙包含于CMOS器件的主体单元中，其包括半导体衬底、形成于所述半导体衬底上的栅氧化层和形成于所述栅氧化层上的栅极，其中，所述栅极的两侧形成有侧墙；其特征在于，所述的制备方法包括如下步骤步骤I :在半导体衬底上形成栅氧化层；步骤2 :在所述栅氧化层上制备栅极；步骤3 :在栅极和半导体衬底上沉积低K介质材料，沉积过程中进行碳掺杂从而形成含碳材料的低K介质层。
2.根据权利要求I所述的制备方法，其特征在于，所述侧墙单元的低K介质层由Si02、 Si3N4或者其组合材料构成，且在Si02或者Si3N4中掺入碳材料。
3.根据权利要求I所述的制备方法，其特征在于，所述侧墙单元的低K介质层的相对介电常数为I. 8 3. 5。
4.根据权利要求I所述的制备方法，其特征在于，所述步骤3具体包括如下步骤步骤31 :在栅极和半导体衬底上沉积并形成具有微孔结构的掺碳低K介质层内层，采用自对准刻蚀工艺使所述内层形成第一侧墙层；步骤32 :在第一侧墙层上沉积由Si02、Si3N4或者其组合材料构成的外层，采用自对准刻蚀工艺使所述外层形成第二侧墙层。
5.根据权利要求4所述的制备方法，其特征在于，所述内层由Si02或者Si3N4或者其组合材料构成，且在Si02或者Si3N4中掺入碳材料。
6.根据权利要求4所述的减少MOSFET耦合干扰的侧墙工艺的制备方法，其特征在于， 所述内层由为无定形碳材料构成。
7.根据权利要求4所述的制备方法，其特征在于，所述步骤31中所形成侧墙内层的顶端低于所述步骤32中所形成侧墙外层的顶端。
8.根据权利要求4所述的制备方法，其特征在于，所述低K介质层的外层由Si02或者 Si3N4或者其组合材料构成。
9.根据权利要求4所述的制备方法，其特征在于，所述侧墙单元的低K介质层的外层由 Si02、Si3N4或者其组合材料构成，且在Si02或者Si3N4中掺入碳材料。
10.根据权利要求I所述的制备方法，其特征在于，所述栅氧化层的材料为Hf02、Zr02、 A1203中的任一种或其组合。
11.根据权利要求I所述的制备方法，其特征在于，所述主体单元为浮栅型非挥发性存储器单元结构；其中，所述的栅极从下往上包括隧穿氧化层、浮动栅极层、电荷阻挡层和控制栅极层。
12.根据权利要求I所述的制备方法，其特征在于，所述主体单元为陷阱电荷俘获型非挥发性存储器单元结构；其中，所述栅极从下往上包括隧穿氧化层、电荷捕捉层、电荷阻挡层和控制栅极层。
13.根据权利要求I所述的制备方法，其特征在于，所述的栅氧化层单元为高K厚栅介质层。
全文摘要
本发明提供了一种减少MOSFET耦合干扰的侧墙工艺的制备方法，该方法包括在半导体衬底上形成栅氧化层、在所述栅氧化层上制备栅极，以及在栅极和半导体衬底上沉积低K介质材料，并且，在沉积过程中进行碳掺杂从而形成含碳材料的低K介质层。本发明提供的制备方法通过在侧墙材料淀积过程中进行碳掺杂，使侧墙材料的介电常数大大降低，从而可以减弱高K厚栅MOSFET源漏的边缘电场通过侧墙的电容耦合影响沟道的效应，有效抑制高K厚栅介质层MOSFET的短沟道效应，提高CMOS器件的性能，且该方法简单方便。
文档编号H01L21/28GK102543758SQ20121003750
公开日2012年7月4日 申请日期2012年2月17日 优先权日2012年2月17日
发明者陈玉文, 黄晓橹 申请人:上海华力微电子有限公司