专利名称：具超低介电常数层间介电质的双大马士革结构的形成方法
技术领域：
本发明涉及半导体集成电路及其制造领域，尤其涉及ー种具有超低介电常数层间介电质的铜双大马士革结构的形成方法。
背景技术：
随着集成电路的集成度不断提高，半导体技术也持续的飞速发展。在半导体制造エ艺中，由于铝互连线 具有良好的导电性能，且铝与介电质材料、半导体材料之间具有很好的粘附性能，所以被广泛的应用于集成电路的后段互连；然而，随着集成度的进ー步提高，使得导线的尺寸越来越小，而铝导线的电阻就显得较高，已经难以满足高电流密度的要求，因此铝互连线逐渐过渡到铜导线。另外，由于电容电阻延迟效应的逐渐增加，介电质材料从最初的氧化硅(介电常数为4左右)过渡到氟硅玻璃(介电常数为3. 7左右)直至掺碳的氧化硅(介电常数为3左右)，45nm及其以下的エ艺中，甚至采用具有一定孔洞的超低介电常数材料(介电常数小于2. 5)。超低介电常数材料的合理应用能够降低电容电阻延迟效应，然而，由于其孔洞的存在，也给具有该材料的半导体制备带来了很多挑战例如超低介电常数材料的力学性能较差，杨氏模量和硬度与传统的半导体材料相比都比较低，同时容易在后续的半导体加工エ艺中，产生介电常数升高的现象，尤其是如果经过一个不合适的干法蚀刻加工エ艺以后，该薄膜的介电常数会升高的更多而达不到超低介电常数的要求。因此在半导体加工过程中，对于超低介电常数薄膜需要尽可能的避免干法蚀刻对其的影响，然而传统的铜大马士革制备エ艺却不能够避免这ー影响。图1-6是传统的具有超低介电常数介电质层的铜双大马士革结构制备エ艺的结构流程示意图；如图1-6所示，在传统的具有超低介电常数介电质层的铜双大马士革结构制备エ艺中，首先，在娃衬底(Si substrate) 11上依次沉积介电阻挡层(材质为SiN或SiCN) 12、超低介电常数介电质层(Ultra Low K film) 13和绝缘层(材质为SiO2) 14，旋涂光刻胶曝光显影后去除剩余光刻胶形成光阻15，光阻15部分覆盖绝缘层14的上表面，并以该光阻15为掩膜进行通孔光刻(Via Photo)エ艺，去除剩余光刻胶形成贯穿绝缘层14、超低介电常数介电质层13和介电阻挡层12至硅衬底11的通孔16和剰余介电阻挡层121 ;然后，再次旋涂光刻胶曝光显影后去除剩余光刻胶形成光阻19，光阻19充满通孔16及覆盖剩余绝缘层141的部分上表面，并以该光阻19为掩膜进行沟槽光刻(Trench Photo)エ艺，刻蚀去除暴露的剰余绝缘层141和部分剰余超低介电常数介电质层131，去除光刻胶15形成沟槽17 ;最后，电镀铜(Cu plating) 18充满沟槽17并覆盖再次刻蚀剩余的绝缘层142的上表面，并采用化学机械研磨(Chemical Mechanical Polishing,简称CMP)エ艺去除覆盖在绝缘层142上表面和部分沟槽中的铜18及绝缘层142，以形成具有超低介电常数介电质层的铜双大马士革结构。但是，由于超低介电常数介电质层具有较多的孔洞，其在该流程图中，需经过两次干法蚀刻(通孔光刻エ艺和沟槽光刻エ艺均采用干法刻蚀エ艺)，这样超低介电常数介电质层的质量会受到一定程度的损伤(图中虚线部分)，致使其介电常数会有所升高，甚至是由光刻所定义的尺寸也会有所变形，并且由于其力学性能相对较低，对其后续的加工エ艺也带来了很大的挑战。
发明内容
本发明公开了ー种具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其中，包括以下步骤
步骤SI :在一硅衬底上依次淀积介电阻挡层、低介电常数层间介电质层和绝缘层，旋涂光刻胶覆盖所述绝缘层的 上表面，曝光显影后进行通孔刻蚀エ艺，以形成通孔；
步骤S2 :再次旋涂光刻胶充满通孔及覆盖剩余绝缘层的上表面，曝光显影后进行沟槽刻蚀エ艺，以形成沟槽；
步骤S3 :电镀铜充满沟槽及覆盖再次刻蚀后剩余绝缘层的上表面，进行平坦化工艺，形成低介电常数层间介电质的铜双大马士革结构；
步骤S4 :旋涂光刻胶覆盖剩余铜和再次刻蚀后剩余绝缘层的上表面，曝光显影后进行薄膜沟槽刻蚀エ艺，形成超低介电常数薄膜沟槽；
步骤S5 :沉积超低介电常数介电质层充满所述薄膜沟槽并覆盖剩余铜和第三次刻蚀后剰余绝缘层的上表面，采用紫外线对所述超低介电常数介电质层进行照射后，继续平坦化工艺，形成超低介电常数层间介电质的铜双大马士革结构。上述的具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其中，所述步骤SI中所述介电阻挡层覆盖所述硅衬底的上表面，所述低介电常数层间介电质层覆盖所述介电阻挡层的上表面，所述绝缘层覆盖所述低介电常数层间介电质层的上表面。上述的具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其中，所述步骤SI中的介电阻挡层的材质为SiN或SiCN。上述的具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其中，所述绝缘层的材质为Si02。上述的具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其中，所述光刻胶曝光显影后去除剩余光刻胶，形成第一光阻，并以该光阻为掩膜进行通孔刻蚀エ艺。上述的具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其中，所述步骤S2中的光刻胶曝光显影后去除剩余光刻胶形成充满所述通孔并部分覆盖所述剰余绝缘层的上表面的第二光阻，并以该第二光阻为掩膜进行沟槽刻蚀エ艺。上述的具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其中，所述步骤S3中采用化学机械研磨エ艺对所述铜进行平坦化处理，以去除覆盖在再次刻蚀后剰余绝缘层的上表面的铜。上述的具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其中，所述步骤S4中的光刻胶曝光显影后去除剩余光刻胶形成完全覆盖剩余铜的上表面且部分覆盖再次刻蚀后剩余绝缘层上的第三光阻，并以该第三光阻为掩膜进行薄膜沟槽刻蚀エ艺。上述的具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其中，所述步骤S5中采用化学机械研磨エ艺对所述超低介电常数介电质层进行平坦化处理，去除覆盖在剩余铜和第三次刻蚀后剩余绝缘层的上表面的超低介电常数介电质层。上述的具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其中，所述通孔刻蚀エ艺、所述沟槽刻蚀エ艺和所述薄膜沟槽刻蚀エ艺均采用干法刻蚀エ艺。综上所述，由于采用了上述技术方案，本发明提出ー种具有超低介电常数层间介电质的铜双大马士革结构的形成方法，通过先利用传统エ艺形成中层间介电质层为低介电常数薄膜的铜双大马士革结构，然后再利用干法蚀刻エ艺选择性的将铜线间的介电质薄膜去除，随后用超低介电常数薄膜对其进行填充，并进行紫外光照射以降低介电常数薄膜，使得采用本发明方法所制备 的铜双大马士革结构，其层间介电质不会受到后续干法蚀刻エ艺的影响而产生介电常数升高的现象，不仅能与传统エ艺具有较高的兼容性，且其层间介电质的力学性能要好，便于エ艺整合。
图1-6是传统的具有超低介电常数介电质层的铜双大马士革结构制备エ艺的结构流程不意 图7-16是本发明具有超低介电常数层间介电质的铜双大马士革结构的形成方法的结构流程示意图。
具体实施例方式下面结合附图对本发明的具体实施方式
作进ー步的说明
图7-16是本发明具有超低介电常数层间介电质的铜双大马士革结构的形成方法的结构流程示意图；如图7-16所示，本发明ー种具有超低介电常数层间介电质的铜双大马士革结构的形成方法，具体的包括以下步骤
首先，在硅衬底(Si substrate) 21上依次沉积介电阻挡层22、低介电常数介电质层(Low K film) 23和绝缘层24，即介电阻挡层22覆盖硅衬底21的上表面，低介电常数层间介电质层23覆盖介电阻挡层22的上表面，绝缘层24覆盖低介电常数层间介电质层23的上表面；旋涂光刻胶覆盖绝缘层24的上表面，曝光显影后去除剰余的光刻胶形成第一光阻25，并以第一光阻25为掩膜进行通孔刻蚀エ艺，依次回蚀绝缘层24、低介电常数层间介电质层23和介电阻挡层22至硅衬底21，去除第一光阻25后形成贯穿剩余刻蚀绝缘层241、剰余低介电常数层间介电质层231和剰余介电阻挡层221至硅衬底21的通孔(Via)26 ;其中，介电阻挡层22的材质为SiN或SiCN，绝缘层24的材质为SiO2。其次，再次旋涂光刻胶充满通孔26且覆盖剰余绝缘层241的上表面，曝光显影后去除剩余光刻胶形成充满通孔26且部分覆盖剩余绝缘层241的第二光阻27，以该第二光阻27为掩膜进行沟槽刻蚀エ艺，刻蚀去除暴露的剰余绝缘层241和部分剰余低介电常数层间介电质层231,去除第二光阻27后形成沟槽(Trench) 28。之后，电镀铜29充满沟槽28并覆盖再次刻蚀剩余绝缘层242，并采用化学机械研磨(Chemical Mechanical Polishing,简称CMP)エ艺对铜29进行平坦化处理，以去除覆盖在剰余绝缘层242的上表面的铜29及剰余绝缘层242，以形成具有低介电常数介电质层的铜双大马士革结构。
然后，继续旋涂光刻胶覆盖剩余铜291及再次刻蚀剩余低介电常数层间介电质层232的上表面，曝光显影后去除剩余光刻胶形成完全覆盖剩余铜291及部分再次刻蚀剩余低介电常数层间介电质层232的上表面的第三光阻30，并以第三光阻30为掩膜进行薄膜沟槽刻蚀エ艺，回蚀再次刻蚀剩余低介电常数层间介电质层232至剰余介电阻挡层221，以形成薄膜沟槽31。最后，沉积超低介电常数介电质层32充满薄膜沟槽31并覆盖剩余铜281及第三次刻蚀后剩余绝缘层233的上表面，进行紫外线固化工艺33，即采用紫外线照射超低介电常数介电质层32对其进行固化，以降低其介电常数；继续采用化学机械研磨エ艺对超低介电常数介电质层32进行平坦化处理，以去除覆盖在剩余铜291及第三次刻蚀后剩余绝缘层233的上表面，形成超低介电常 数层间介电质薄膜321，并最终形成具有超低介电常数层间介电质的铜双大马士革结构。其中，上述的通孔刻蚀エ艺、沟槽刻蚀エ艺和薄膜沟槽刻蚀エ艺均采用干法刻蚀ェ艺。综上所述，由于采用了上述技术方案，本发明提出ー种具有超低介电常数层间介电质的铜双大马士革结构的形成方法，通过先利用传统エ艺形成中层间介电质层为低介电常数薄膜的铜双大马士革结构，然后再利用干法蚀刻エ艺选择性的将铜线间的介电质薄膜去除，随后用超低介电常数薄膜对其进行填充，并进行紫外光照射以降低介电常数薄膜，使得采用本发明方法所制备的铜双大马士革结构，其层间介电质不会受到后续干法蚀刻エ艺的影响而产生介电常数升高的现象，不仅能与传统エ艺具有较高的兼容性，且其层间介电质的力学性能要好，便于エ艺整合。通过说明和附图，给出了具体实施方式
的特定结构的典型实施例，基于本发明精ネ申，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
权利要求
1.ー种具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其特征在干，包括以下步骤 步骤SI :在一硅衬底上依次淀积介电阻挡层、低介电常数层间介电质层和绝缘层，旋涂光刻胶覆盖所述绝缘层的上表面，曝光显影后进行通孔刻蚀エ艺，以形成通孔； 步骤S2 :再次旋涂光刻胶充满通孔及覆盖剩余绝缘层的上表面，曝光显影后进行沟槽刻蚀エ艺，以形成沟槽； 步骤S3 :电镀铜充满沟槽及覆盖再次刻蚀后剩余绝缘层的上表面，进行平坦化工艺，形成低介电常数层间介电质的铜双大马士革结构； 步骤S4 :旋涂光刻胶覆盖剩余铜和再次刻蚀后剩余绝缘层的上表面，曝光显影后进行薄膜沟槽刻蚀エ艺，形成超低介电常数薄膜沟槽； 步骤S5 :沉积超低介电常数介电质层充满所述薄膜沟槽并覆盖剩余铜和第三次刻蚀后剰余绝缘层的上表面，采用紫外线对所述超低介电常数介电质层进行照射后，继续平坦化工艺，形成超低介电常数层间介电质的铜双大马士革结构。
2.根据权利要求I所述的具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其特征在干，所述步骤SI中所述介电阻挡层覆盖所述硅衬底的上表面，所述低介电常数层间介电质层覆盖所述介电阻挡层的上表面，所述绝缘层覆盖所述低介电常数层间介 电质层的上表面。
3.根据权利要求2所述的具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其特征在于，所述步骤SI中的介电阻挡层的材质为SiN或SiCN。
4.根据权利要求3所述的具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其特征在于，所述绝缘层的材质为Si02。
5.根据权利要求I至4中任意一项所述的具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其特征在于，所述光刻胶曝光显影后去除剩余光刻胶，形成第一光阻，并以该光阻为掩膜进行通孔刻蚀エ艺。
6.根据权利要求5所述的具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其特征在于，所述步骤S2中的光刻胶曝光显影后去除剩余光刻胶形成充满所述通孔并部分覆盖所述剰余绝缘层的上表面的第二光阻，并以该第二光阻为掩膜进行沟槽刻蚀エ艺。
7.根据权利要求6所述的具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其特征在于，所述步骤S3中采用化学机械研磨エ艺对所述铜进行平坦化处理，以去除覆盖在再次刻蚀后剩余绝缘层的上表面的铜。
8.根据权利要求7所述的具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其特征在于，所述步骤S4中的光刻胶曝光显影后去除剩余光刻胶形成完全覆盖剩余铜的上表面且部分覆盖再次刻蚀后剩余绝缘层上的第三光阻，并以该第三光阻为掩膜进行薄膜沟槽刻蚀エ艺。
9.根据权利要求8所述的具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其特征在于，所述步骤S5中采用化学机械研磨エ艺对所述超低介电常数介电质层进行平坦化处理，去除覆盖在剩余铜和第三次刻蚀后剩余绝缘层的上表面的超低介电常数介电质层。
10.根据权利要求9所述的具有超低介电常数层间介电质的铜双大马士革结构的形成方法，其特征在于，所述通孔刻蚀エ艺、所述沟槽刻蚀エ艺和所述薄膜沟槽刻蚀エ艺均采用干法刻蚀エ艺。
全文摘要
本发明涉及半导体制造领域，尤其涉及一种具有超低介电常数层间介电质的铜双大马士革结构的形成方法。本发明一种具有超低介电常数层间介电质的铜双大马士革结构的形成方法，通过先利用传统工艺形成中层间介电质层为低介电常数薄膜的铜双大马士革结构，然后再利用干法蚀刻工艺选择性的将铜线间的介电质薄膜去除，随后用超低介电常数薄膜对其进行填充，并进行紫外光照射以降低介电常数薄膜，使得采用本发明方法所制备的铜双大马士革结构，其层间介电质不会受到后续干法蚀刻工艺的影响而产生介电常数升高的现象，不仅能与传统工艺具有较高的兼容性，且其层间介电质的力学性能要好，便于工艺整合。
文档编号H01L21/768GK102683268SQ20121004739
公开日2012年9月19日 申请日期2012年2月28日 优先权日2012年2月28日
发明者徐强 申请人:上海华力微电子有限公司