专利名称：用于光刻操作的间隔件双重图案化的制作方法
技术领域：
本发明涉及装置制造，且更特定来说，一些实施例涉及半导体装置光刻技术。
背景技术：
通常通过将多个装置及其互连件图案化到例如半导体晶片等衬底上来形成集成电路或IC。此过程通常以用于将构成IC的(一个或多个)电路的设计开始。举例来说，通常使用例如Verilog 、RTM 或VHSic硬件描述语言(VHDL)等硬件描述语言(HDL)来采用自顶向下设计方法。通过使用HDL，设计者通过以分级方式界定集成电路的功能组件来形成所述电路。依据HDL或其它高级描述，可通过逻辑合成来确定实际逻辑单元实施方案，所述逻辑合成将电路的功能描述转换成具体电路实施方案。接着将逻辑单元指派给装置布局中的物理位置且界定其互连。有时将此称为布局和布线。设计者所使用的放置和布线工具通常接受已由逻辑合成过程产生的经平面化网表作为其输入。此经平面化网表从目标标准单元库中识别特定逻辑单元实例且描述特定单元到单元连接性。通过应用物理设计过程，对网表文件的逻辑单元进行放置和布线，从而产生布局文件。接着，可在将共同地形成构成集成电路的组件的装置的一连串层中将此布局转移或施加到半导体衬底。将在所述衬底上图案化此类层的过程称为光刻。在光刻期间，使用由布局文件形成的一连串光掩模将所述布局逐层地转移到所述衬底上。存在不同类型的光掩模，包含二元玻璃上铬、衰减相移掩模(attPSM)及交替相移掩模(altPSM)。光掩模或更简单地掩模提供其相关联集成电路层或一层的若干部分的物理几何结构的图像。使光穿过由掩模元件界定的透明区段将相关联层的布局图案转移到晶片上。使光图案穿过成像透镜系统且使其以所需大小聚焦于晶片表面上。典型的光刻系统使用UV光能量将掩模图案投射到晶片表面上。经投射的光图案与晶片上的光敏涂层(且依据所使用的涂层)相互作用；其可经固化或经再现以易于由于曝光而移除。因此，可使用将掩模图案投射到涂层上来将所述图案转移到晶片。随着对在较小封装中提供较大功能性的不断需要以及较复杂芯片上系统及混合信号设计的进化，IC特征几何结构正被驱动为越来越小的尺寸。此外，特征尺寸的缩减可导致可从给定晶片获得的芯片的数目的增加。然而，将不断变小的特征的准确图像投射到晶片上的能力受到所使用光的波长及透镜系统从经照明掩模捕获足够衍射级的能力的限制。投射系统可印刷的最小特征大小可由下式近似
F = k1*λ/NA
其中F是最小特征大小，kl是过程相关因素的系数，λ是所使用光的波长且Na是从晶片所看到的透镜的数值孔径。使用当前可用的曝光工具，kl限制于0.25(针对单个曝光)。借助使用波长为248nm到193nm的深紫外(DUV)光的光刻过程，可实现约50nm的最小特征大小。因此，常规光学光刻技术的分辨率限度不断受到次波长或低kl、关键IC特征几何结构的尺寸的挑战。不仅关键尺寸特征几何结构的大小根据穆尔定律(Moore' s Law)预测或甚至比穆尔定律预测更快地减小，而且这些特征几何结构的已经很大的数目正在以显著的速率增长。此外，由于通过掩模级的分辨率增强技术减轻光学接近效应失真的必要性，总体多边形图计数正在猛涨。这些关键特征几何结构也因非线性成像的严格性及灵敏性而被更精确地图案化。次波长或低kl应用因高度非线性成像行为而需要极高程度的精确度，所述行为通常以大因数且以非直观方式放大掩模误差。对于处于193nm波长下的当前光刻技术，光的光学特性正影响减小特征大小的能力。一种增加分辨率的方法是移动到更小的光波长。举例来说，一些方法已移动到在约 13. 5nm极UV范围中的光。然而，此类趋势已由于若干原因而证明是困难的且设计者已移动到非光刻增强以增加图案密度。目前用来增强特征密度的一类技术称作双重图案化或多重图案化。存在数种类型的在使用的双重图案化，四种最常见的是双重曝光、间隔件掩模、异质掩模及中间图案积累。图1是图解说明间隔件或自对准双重图案化的一个实例的图示。现在参照图1，在过程 100的第一部分中，在包括一个或一个以上硬掩模层15的衬底上方铺设牺牲层10，又将所述衬底沉积于将要图案化的实际层20上方。牺牲层10通常由多晶硅制成。接下来，如101处所图解说明，在晶片上方沉积例如氮化硅或氧化硅的间隔件材料25。101处还图解说明图案化光致抗蚀剂30以保护选定位置中的间隔件材料。因此，使用另一掩模层在所需位置处施加光致抗蚀剂30的图案。如102处所图解说明，各向异性地蚀刻间隔件材料25，从而优先地移除水平表面上的间隔件材料。因此，剩余的是103中所图解说明的结构，牺牲层10已被蚀刻掉。在执行后续蚀刻过程之后，将间隔件图案转移或蚀刻到下伏层20，如104处所图解说明。图2是图解说明用来制成所图解说明的特征的自对准双重图案化过程及掩模的俯视图的图示。图2显示由牺牲层10及掩模A形成的图案12、在间隔件蚀刻之后由间隔件 35形成的图案14及由特征掩模B形成的逻辑装置16的组件。参照图1，注意掩模B对应于光致抗蚀剂30的图案化。再次参照图2，如此图所图解说明，一旦移除多晶硅线12，剩余的便是间隔件线14 且约使密度加倍。为移除每一对间隔件线14之间的短路50，使用第三掩模层掩模C来移除使剩余迹线线短路的不想要的间隔件部分，如虚线45所图解说明。如图1及2中所提供的实例所图解说明，对于牺牲层10的每一特征线12，过程产生两个线14，借此使密度加倍。
发明内容
根据本发明的各种实施例，提供半导体装置及制造方法。在一个实施例中，一种在半导体装置制作期间图案化布局元件的方法包含沉积第一材料层并图案化所述层以形成初始图案，其中所述初始图案使用单个曝光来界定所述布局元件的关键特征；在衬底上的第一图案上方沉积间隔件材料并蚀刻所述间隔件材料，使得所述间隔件材料仍保持在邻近于所述第一图案处但从所述衬底的其它区域被移除；从所述衬底移除所述初始图案而留下间隔件图案中的所述间隔件材料；用最终材料填充所述间隔件图案；及修整所述经填充图案以移除所述最终材料的超过所述布局元件的尺寸的部分。在进一步实施例中，所述方法包含在修整所述经填充图案之后移除剩余间隔件材料。在一个实施例中，使用包含以下步骤的过程来确定所述初始图案选择第一及第二布局元件；界定经重新确定大小的第一元件的外形的数据表示；及组合所述第一元件的所述外形的所述数据表示与所述第二元件的数据表示以得出所述初始图案的数据表示。在进一步实施例中，组合所述第一元件的所述外形的所述数据表示与所述第二元件的所述数据表示包含对所述第一元件的所述外形的所述数据表示与所述第二元件的所述数据表示进行逻辑“或”运算，且界定经重新确定大小的第一元件的外形的数据表示包含重新确定所述第一布局元件的大小、选择经重新确定大小的数据元件的外形及界定所述外形的数据表示。另外，重新确定所述第一布局元件的大小包含在每一尺寸上以两个间隔件宽度来重新确定所述第一布局元件的大小。在另一实施例中，确定所述初始图案包含选择第一及第二布局元件；重新确定所述第一布局元件的大小并界定所述经重新确定大小的第一元件的数据表示；及组合所述经重新确定大小的第一元件的所述数据表示与所述第二元件的数据表示；及组合所述第一元件的数据表示与所述经重新确定大小的第一元件及所述第二元件的数据表示的所述组合以得出所述初始图案的表示。组合所述第一元件的所述外形的所述数据表示与所述第二元件的所述数据表示的过程可包含对所述第一元件的所述外形的所述数据表示与所述第二元件的所述数据表示进行逻辑“或”运算的过程。另外，组合所述第一元件的数据表示与所述经重新确定大小的第一元件及所述第二元件的数据表示的所述组合的过程可包含对所述第一元件的数据表示与所述经重新确定大小的第一元件及所述第二元件的数据表示的所述组合进行逻辑“与非”运算。在一个实施例中，使用所述间隔件图案来界定所述布局元件之间的空间而非界定所述元件本身。在另一实施例中，一种具有多个层(具有通过间隔件双重图案化过程形成的一连串元件)的半导体装置通过包含以下过程的方法来制造沉积第一材料层并图案化所述层以形成初始图案，其中所述初始图案使用单个曝光来界定所述布局元件的关键特征；在衬底上的第一图案上方沉积间隔件材料并蚀刻所述间隔件材料，使得所述间隔件材料仍保持在邻近于所述第一图案处但从所述衬底的其它区域被移除；从所述衬底移除所述初始图案而留下间隔件图案中的所述间隔件材料；用最终材料填充所述间隔件图案；及修整所述经填充图案以移除所述最终材料的超过所述布局元件的尺寸的部分。在一个实施例中，所述布局元件是仅使用两个掩模层形成的。在一个实施例中，确定所述初始图案包含选择第一及第二布局元件；界定经重新确定大小的第一元件的外形的数据表示；及组合所述第一元件的所述外形的所述数据表示与所述第二元件的数据表示以得出所述初始图案的数据表示。组合所述第一元件的所述外形的所述数据表示与所述第二元件的所述数据表示可包含对所述第一元件的所述外形的所述数据表示与所述第二元件的所述数据表示进行逻辑“或”运算。界定经重新确定大小的第一元件的外形的数据表示可包含重新确定所述第一布局元件的大小、选择经重新确定大小的数据元件的外形及界定所述外形的数据表示。另外，重新确定所述第一布局元件的大小包括在每一尺寸上以两个间隔件宽度来重新确定所述第一布局元件的大小。在进一步实施例中，确定所述初始图案包含选择第一及第二布局元件；重新确定所述第一布局元件的大小并界定所述经重新确定大小的第一元件的数据表示；及组合所述经重新确定大小的第一元件的所述数据表示与所述第二元件的数据表示；及组合所述第一元件的数据表示与所述经重新确定大小的第一元件及所述第二元件的数据表示的所述组合以得出所述初始图案的表示。依据结合以举例方式图解说明根据本发明实施例的特征的附图进行的以下详细描述，本发明的其它特征及方面将变得显而易见。所述发明内容不打算限制本发明的范围， 本发明的范围仅由其所附权利要求书界定。
根据一个或一个以上各实施例参照以下各图详细描述本发明。仅出于图解说明的目的提供所述图式且其仅描绘本发明的典型或实例性实施例。提供这些图式以促进读者对本发明的理解且不应视为限制本发明的广度、范围或适用性。应注意，为使图解说明清晰且便于图解说明，这些图式未必按比例绘制。本文中所包含的图中的一些图从不同的视角图解说明本发明的各种实施例。虽然随附描述性文字可将此类视图称为“俯视”、“仰视”或“侧视”图，但此类提及仅为描述性且不意味着或需要以特定空间定向来实施或使用本发明，除非另有明确说明。图1是图解说明间隔件或自对准双重图案化的一个实例的图示。图2是图解说明用来制成所图解说明的特征的自对准双重图案化过程及掩模的俯视图的图示。图3是图解说明根据本发明一个实施例用以形成逻辑元件的间隔件双重图案化的实例性过程的图示。图4是图解说明根据本发明一个实施例的实例性逻辑特征及用来形成所述逻辑特征的实例性图案的图示。图5是图解说明根据本发明一个实施例用来形成逻辑特征的实例性图案及所完成逻辑特征的表示的图示。图6是图解说明根据本发明一个实施例用于界定初始图案的实例性过程的操作流程图。图7是图解说明根据本发明实施例重新确定元件的大小以形成初始图案的图示。图8是图解说明根据本发明一个实施例用来形成逻辑特征的实例性图案的图示。图9是图解说明根据本发明一个实施例用来形成逻辑特征的实例性图案及所完成的逻辑特征的表示的图示。图10是图解说明根据本发明一个实施例用于形成初始图案的另一实例性过程的操作流程图。图11是图解说明根据本发明一个实施例可用来得出初始图案的数据表示的图
7J\ ο图12是图解说明根据本发明一个实施例的实例性计算模块的简化框图。
所述各图不打算为穷尽性或将本发明限制于所揭示的精确形式。应理解，可以修改及改动形式实践本发明，且本发明仅由权利要求书及其等效内容限制。
具体实施例方式在各种实施例中，本发明针对半导体装置及用于半导体处理的系统及方法。特定来说，一些实施例涉及用于半导体处理的间隔件双重图案化。在一个实施例中，可使用双重图案化技术形成集成电路装置的逻辑元件。在进一步实施例中，可使用双重图案化技术提供用于增强分辨率光刻操作的自对准技术。在又一实施例中，可利用双重图案化技术来形成不同宽度的特征，而不进行常规间隔件双重图案化技术中所需要的额外掩蔽操作以添加材料来形成宽度增加的元件。图3是图解说明根据本发明一个实施例用以形成逻辑元件的间隔件双重图案化的实例性过程的图示。图4是图解说明根据本发明一个实施例的实例性逻辑特征及用来形成所述逻辑特征的实例性图案的图示。图5是图解说明根据本发明一个实施例用来形成逻辑特征的实例性图案及所完成逻辑特征的表示的图示。现在参照图3、4及5，在操作32处， 确定电路的布局。举例来说，可使用布局和布线技术来产生所需电路的布局。所述布局可包含(举例来说)多个逻辑元件连同其相关联互连件。在操作34处，选择布局元件来进行图案化。在一个实施例中，可将所述元件分隔成多个群组以促进选择过程。举例来说，在一个实施例中，将所述元件分割成两个群组且使其成对以进行图案化。因此，在分隔之后，在一个实施例中可选择一对布局元件来进行图案化。为促进系统及方法的描述，假定选定逻辑元件的简单实例且参照此简单实例描述实例性过程。在阅读此描述之后，所属领域的技术人员将明了如何借助其它逻辑元件实施所描述的系统及方法。现在参照图4，在75处图解说明一对近似L形特征。更特定来说，此实例中的逻辑元件包含面向左边的L形元件78及面向右边的L形元件77。继续参照图3及4，在操作 36处，形成第一图案以最后得出逻辑元件77、78。继续上文所阐述的实例，图4中在80处图解说明可用来得出逻辑元件77、78的第一图案。下文详细地描述如何确定第一团80的形状及轮廓的实例性实施例。在所图解说明的实例中，第一图案80包含环绕空间83的材料82的图案。在一个实施例中，材料82可包括例如多晶硅的材料。在一些实施例中，所述第一图案的材料可称作牺牲材料82，这是因为此材料用来为间隔件材料提供基础且在这些实施例中在稍后被丢弃。在操作42处，在衬底上沉积间隔件材料。与常规间隔件双重图案化技术很相似， 可将所述间隔件材料沉积于整个衬底上方，从而覆盖第一图案82以及所述衬底的剩余部分。在一个实施例中，所述间隔件材料可包含例如氮化硅或氧化硅的材料。在操作44处，可从所述衬底蚀刻所述间隔件材料。优选地，各向异性地执行蚀刻操作，且进行所述蚀刻操作以便留下邻近于第一图案82的间隔件材料的图案。图4中在85 处图解说明剩余间隔件材料的实例。如85处所图解说明，在蚀刻过程之后，间隔件材料87 的图案仍保持在邻近于多晶硅材料82处，而来自其它区域的间隔件材料已被移除。在此操作中，可利用常规间隔件材料沉积及蚀刻技术。在所述蚀刻过程之后仍保持的间隔件材料87的宽度可通过(举例来说)控制间隔件层的厚度、所述蚀刻过程的特性等等来调整。在操作46处，蚀刻掉多晶硅材料82，从而留下间隔件材料87的图案，如图4中在 90处所图解说明。接着，在操作48处，可在所述衬底上方沉积材料以填充间隔件材料87之间的间隙。在一个实施例中，沉积所述材料以覆盖包含间隔件材料87的整个衬底，且使用例如化学机械抛光(CMP)的技术来平坦化表面，从而产生图5中在105处所图解说明的图案中的此实例。或者，在一个实施例中，可省略操作46，从而将多晶硅材料82留在原处。在此实施例中，可仍沉积在操作48处所沉积的材料以填充所述间隙，且优选地所沉积的材料是可与多晶硅材料82兼容的材料。在操作51处，施加掩模层以修整在此实例中于图5的110处以虚线112图解说明的图案。如参照图5可看出，虚线112环绕所需布局元件77、78连同邻近间隔件材料87。 在115处图解说明在所述修整操作之后仍保持的区域。如图所示，剩余部分是布局元件77、 78及间隔件材料87。在操作52处，可(例如)通过蚀刻过程来移除剩余间隔件材料87，从而产生所需的剩余布局元件77、78。此在图5中图解说明于120处。在替代实施例中，可在施加修整层之前移除间隔件材料87。应注意，在所图解说明的实例中，线112是伪自对准的-也就是说，即使修整层级稍有不对准或被错误地确定大小，组合的误差也将必定大于在形成最终尺寸的误差之前的间隔件的大小的一半。对于所图解说明的实例中的线112的全部(除了其接合特征77的地方外)情况均如此。因此，可仔细地选择此位置作为非关键区域，使得在特征77的尺寸稍有偏离的情况下减小影响。如以上实例用于图解说明，通过此一连串的操作，可使用间隔件双重图案化技术在晶片上形成例如逻辑元件77、78的电路元件。对于以上实例，注意形成逻辑元件77、78仅需要两个掩模层。特定来说，第一掩模层用来形成初始材料82的图案，且第二掩模层用来修整所述图案。这些掩模将类似于如上文参照图2所描述的掩模A及掩模B。然而，注意， 对于上文参照图2所描述的实例，形成额外更大宽度的特征需要第三掩模层(掩模B)。如以上实例所进一步图解说明，与常规间隔件双重图案化技术相比，在一个实施例中，可形成不同宽度的布局元件。如以上实例所进一步图解说明，在另一实施例中，所述过程可用于使两个或两个以上逻辑元件自对准。如上文参照图3所描述，在操作36处，界定初始图案且在所述过程中使用所述图案来得出最终的所需元件。在一个实施例中，界定所述初始图案是重要过程，这是因为其是形成最终布局元件的基础。图6是图解说明根据本发明一个实施例用于界定初始图案的实例性过程的操作流程图。如上文所描述，记得，在一个实施例中，将布局元件分隔成若干群组且选择一对布局元件来进行图案化。因此，在操作212处，选择将要图案化的所述对的布局元件中的一者作为第一布局元件。在操作214处，增加所述第一元件的大小。在一个实施例中，如上文参照图4及5 所描述的实例图解说明，使所述第一布局元件的表示的尺寸增加两个间隔件宽度。在另一实施例中，作为另一实例，可使所述元件增加一间隔件宽度wl及另一宽度《2。然而，w2优选地大到足以在第一曝光期间可靠地印刷。更特定来说，且参照图4，可看出，在此实例中， 选择布局元件78作为第一布局元件，且外形80的左边部分是由面向左边的L形状78放大三个间隔件宽度的此面向左边的L形状的外形。此进一步图解说明于图7处，其中使形状 78增加间隔件宽度Wl及W2(在一个实施例中，间隔件宽度Wl =W2)以得出形状79。继续参照图6，在操作216处，界定经放大第一元件的外形76。图7中在130处图解说明此外形76。优选地，此外形具有约等于间隔件宽度的特征宽度。虽然参照放大初始元件的表示及形成经放大元件的外形来描述外形76的形成，但在阅读此描述之后，所属领域的技术人员将明了可如何使用替代技术得到所述外形。在操作218处，组合第二布局元件与经放大第一布局元件的外形。图7的135处图解说明实例，其中将元件77的表示叠加到外形76上。继续参照图7，可将元件76、77 “或” 运算在一起以得出初始图案。可在80处看出这两个元件的组合，如图案82所界定。因此， 此实例图解说明用于得出以上实例中使用的初始图案的过程。还注意，图7中的图案76的宽度可不同于图案77的宽度。可借助所属领域的技术人员在阅读此描述之后将明了的不同变化形式来实施上文所描述的过程。为进一步图解说明，现在参照图8及9描述替代实施例，其中得到替代初始图案并使用所述替代初始图案来形成元件77、78。现在参照图8及9，形成第一图案， 如205处所图解说明。类似于上文参照图4及5所描述的过程，使用此第一图案作为界定间隔件材料的布置的图案。然而，通过比较这些实例中的两个第一图案容易明了，205处所图解说明的第一图案不同于70处所图解说明的第一图案。如图8中所图解说明，第一图案 205包含材料的图案84，其将用来界定间隔件放置且最后将在后续处理操作中被移除。可接着在衬底上方沉积间隔件材料并蚀刻掉所述间隔件材料，使得一定宽度的间隔件材料87 仍保持在沿初始图案84的边缘处，如210处所图解说明。在移除图案84材料之后，间隔件材料87图案仍保持，如215处所图解说明。此时，应注意，在图8及9的实例中于215处所图解说明的间隔件材料图案与先前实例中参照图4在90处所图解说明的图案相同。现在参照图9，可看出此实例性过程中的剩余操作与上文参照图5所描述的那些操作相同，其包含沉积一材料并使用(例如)CMP来使表面平坦化，如225处所图解说明；印刷由线112界定的修整层级，如230处所图解说明；及蚀刻新材料并移除剩余间隔件材料以得出最终图案。因此，对于这两个实例，可看出，虽然初始图案不同且是使用不同技术得出的，但两个实例最后均得出相同的间隔件材料87的图案，所述间隔件材料的图案最后用来形成最终布局元件77、78。在一个实施例中，在225处所沉积的材料可以是用来形成由所述布局元件界定的逻辑组件的适当半导体或其它材料。举例来说，可在225处沉积硅、锗、砷化镓或其它半导体材料，且在此实例中，此所沉积的材料将为最后形成最终布局元件77、78的材料。如已提及，上文所描述的两个实例之间的差异是第一图案的形状及形成所述第一图案的方式。图10是图解说明根据本发明一个实施例用于形成初始图案的另一实例性过程的操作流程图。图11是图解说明根据本发明一个实施例可用来得出初始图案的数据表示的图示。特定来说，参照图10及11所描述的实例是用来形成图8的初始图案205的实例。现在参照图8、10及11，在操作2 处，选择第一及第二逻辑元件。在操作2 处，保留第一逻辑元件的表示。此可参照图8及10在205处看出，其中面向左边的L形图案保留于图案的中心处。在操作232处，重新确定第一元件的表示的大小且将其保留为负像。在此实例中， 以三个间隔件宽度重新确定第一元件的表示的大小。此在图11中图解说明于245处，其中将元件95界定为空间。如先前实例中所提及，在另一实施例中，可使其增加两个间隔件宽度《1及宽度《2。在操作234处，以额外间隔件宽度重新确定第二元件的表示的大小且将其保留为负像。图11中在250处图解说明大小确定及表示97。接着，在操作236处，组合经重新确定大小的第一与第二元件95、97，如图11中在 255处所图解说明。在此实例中，将经重新确定大小的第一与第二元件95、97 “或”运算在一起。接下来，在238处，对所保留的第一元件的表示与经组合的经重新确定大小的第一及第二元件95、97进行“与非”运算以得出初始图案205。在一个实施例中，可实施本发明使得在一个曝光中界定布局元件的所有关键特征。实际上，如以上实例所图解说明，至少间接地通过对初始图案的曝光来界定样本布局元件的关键特征。另外，在例如上文所描述的那些实施例的实施例中，可在第一曝光时界定关键边缘，从而允许发生自对准。因此，在这些实施例中，第二曝光可用于修整层级，且形成元件的更大宽度的部分不需要额外曝光。在进一步实施例中，所描述的实例包括双重曝光双重图案化的形式，但这是从数据处理的观点而非从光刻的观点来看的。更特定来说，在上文所描述的实例中，作为界定初始形状的几何结构的过程的一部分，将布局元件分裂两个群组。然而，对来自这些群组的元件进行数学运算(例如，通过对原始形状的放大及简单布尔组合，如这些实例所图解说明)，且因此分裂数据(即，类似于双重曝光)，然而，光刻是在相同过程中。换句话说，不同于双重曝光双重图案化，图案化第二元件不需要第二光刻操作。在上文所描述的实施例中，间隔件材料用来界定布局元件的尺寸及放置。然而，常规间隔件过程可因图案密度的变化而展示出比所需的大的间隔件宽度的变化。然而，如以上实例所图解说明，在一个实施例中，间隔件材料用来界定元件之间的空间而非界定特征本身。因此，在此类实施方案中间隔件尺寸的变化可能不那么关键。另外，为减小间隔件宽度的变化，可在布局的低密度区域中添加额外填充或虚拟图案以使得图案的装填较均勻。举例来说，可向衬底的其中存在极少或不存在实际装置图案的区域添加不具有电功能的图案以得出跨越所述衬底或跨越所述衬底的所需区域的较均勻图案密度。增加图案密度的均勻性可有助于改进间隔件沉积的均勻性且因此导致跨越各种元件的较均勻间隔件宽度。在一个实施例中，可在沉积初始图案期间沉积这些额外填充图案且使用修整掩模将其移除。因此，可实施此过程以便不需额外掩模层。另外，可将填充图案的使用施加到除了本文中所描述的那些间隔件图案化操作以外的其它间隔件图案化操作。在较小尺寸下(例如45nm及以下)，常规智慧指示逻辑应用的多级布局应为格栅式布局或光刻友好布局以改进图案的可印刷性。此格栅式图案还帮助将间隔件放置于较均勻环境中且因此实现较佳的间隔件均勻性。在单元的边缘处，可放置额外图案以进一步改进均勻性。如上文所提及，可将填充图案的使用施加到除了本文中所描述的那些间隔件图案化操作以外的其它间隔件图案化操作。在一个实施例中，可通过考虑到沉积过程以及蚀刻过程来将间隔件的宽度建模。 特定来说，在一个实施例中，可将对接近度的依赖性准度地建模以帮助放置额外图案以防止或减小关键尺寸变化。在一个实施例中，间隔件过程不需要光学接近校正(OPC)来校正间隔件的大小，这是因为间隔件印刷是由薄膜沉积及蚀刻操作而非光刻决定。因此，间隔件图案的尺寸不受光刻处理的影响。由于特征放置可受光刻处理的影响，因此可针对第一层(初始图案) 使用OPC以帮助确保正确地放置线。可使用例如氧化硅或氮化硅的薄硬掩模在例如基于碳的材料的厚层顶部上完成初始特征的印刷。可调整所述层的厚度以实现所需间隔件厚度及宽度。对于后面的处理操作，用于填充图案的材料可以是布局元件所需的最终材料，或者其可以是将用来蚀刻厚下伏层(基于碳的材料)的硬掩模。最后，可使用此堆叠作为掩模以蚀刻下伏材料。在针对4及5所图解说明的实例中，为80处的图案界定的边缘将从OPC中获益。 举例来说，可使用OPC来界定80且因此界定最终结构77且其还可界定结构78。然而，对于结构78，需要考虑到间隔件的宽度。在此情况下，如果已知间隔件宽度的模型，那么在针对 80处的图案的OPC计算中可计及间隔件宽度以确保正确地确定结构78的大小。在上文所图解说明的实例中，可看出，与其它间隔件技术(例如参照图1及2所描述的那些技术)的三个光刻层级相比，实例性过程仅需要两个光刻层级(第一曝光及修整)。术语衬底可用来指代将材料层沉积到其上的任一材料。衬底可由若干种材料或若干材料的组合中的任一者构成，所述材料包含金属、陶瓷、塑料、玻璃及其它材料。衬底可包含半导体衬底，例如GaAs、Si、SiGe或任一其它半导体材料，且可包含(例如)晶片及裸片或任何其它半导体结构，包含制作过程中的其上形成有一个或一个以上层的结构。术语工具可用来指代经配置以执行所述功能的任何设备。举例来说，工具可包含一个或一个以上模块的集合且还可由硬件、软件或其组合构成。因此，举例来说，工具可以是一个或一个以上软件模块、硬件模块、软件/硬件模块或其任一组合或排列的集合。作为另一实例，工具可以是计算装置或者是上面运行软件或其中实施硬件的其它用具。如本文中所使用，术语模块可描述可根据本发明的一个或一个以上实施例执行的给定功能性单元。如本文中所使用，可利用任一形式的硬件、软件或其组合来实施模块。举例来说，可实施一个或一个以上处理器、控制器、ASIC、PLA、逻辑组件、软件例程或其它机构来构成一模块。在实施方案中，可将本文中所描述的各种模块实施为离散模块或可在一个或一个以上模块中部分地或全部地共享所描述功能及特征。换句话说，所属领域的技术人员在阅读此描述之后将明了，本文中所描述的各种特征及功能性可在任一给定应用中实施且可在成各种组合及排列的一个或一个以上单独或共享的模块中实施。虽然可将各种功能性特征或元件作为若干单独模块个别地描述或主张，但所属领域的技术人员应理解，这些特征及功能性可在一个或一个以上共用软件及硬件元件之间共享，且此描述不应需要或意味着使用单独硬件或软件组件来实施此类特征或功能性。在一个实施例中，当使用软件来全部地或部分地实施结合本文中所描述的操作使用的过程组件或模块时，这些软件元件可经实施以与能够执行针对这些软件元件所描述的功能性的计算或处理模块一起操作。图12中显示一个此种实例性计算模块。根据此实例性计算模块400描述各种实施例。在阅读此描述之后，所属领域的技术人员将明了如何使用其它计算模块或架构来实施本发明。现在参照图12，计算模块400可表示(例如)以下装置内存在的计算或处理能力 桌上型、膝上型及笔记本式计算机；大型计算机、超级计算机、工作站或服务器；或者给定应用或环境可需要或适用于所述给定应用或环境的任一其它类型的专用或通用计算装置。 计算模块400还可表示嵌入于给定装置内或以其它方式可为给定装置所用的计算能力。举例来说，计算模块可存在于其它电子装置中。计算模块400可包含(例如)一个或一个以上处理器或处理装置，例如处理器404。可使用通用或专用处理引擎(例如微处理器、控制器或其它控制逻辑)来实施处理器404。在图12中所图解说明的实例中，处理器404连接到总线403或其它通信媒体以促进与计算模块400的其它组件的相互作用。计算模块400还可包含称作主存储器408的一个或一个以上存储器模块。举例来说，优选地可使用随机存取存储器(RAM)或其它动态存储器来存储信息及将要由处理器 404执行的指令。主存储器408也可用于存储在执行将要由处理器404执行的指令期间的临时变量或其它中间信息。计算模块400同样可包含耦合到总线403用于存储处理器404 的静态信息及指令的只读存储器(“ROM”)或其它静态存储装置。计算模块400还可包含一个或一个以上各种形式的信息存储机构410，其可包含 (例如)媒体驱动器412及存储单元接口 420。媒体驱动器412可包含驱动器或支持固定或可装卸存储媒体414的其它机构。举例来说，硬盘驱动器、软盘驱动器、磁带驱动器、光盘驱动器、CD或DVD驱动器(R或RW)或者其它可装卸或固定媒体驱动器。因此，存储媒体414 可包含(例如)硬盘、软盘、磁带、盒式磁盘、光盘、CD或DVD或者由媒体驱动器412读取、 写入或存取的其它固定或可装卸媒体。如这些实例所图解说明，存储媒体414可包含其中存储有特定计算机软件或数据的计算机可用存储媒体。在替代实施例中，信息存储机构410可包含用于允许将计算机程序或者其它指令或数据加载到计算模块400中的其它类似器具。此类器具可包含(例如)固定或可装卸存储单元422及接口 420。此类存储单元422及接口 420的实例可包含程序盒式磁盘及盒式磁盘接口、可装卸存储器(例如，快闪存储器或其它可装卸存储器模块)以及存储器槽、 PCMCIA槽及卡以及其它固定或可装卸存储单元422及允许将软件及数据从存储单元422传送到计算模块400的接口 420。计算模块400还可包含通信接口 424。通信接口 4 可用来允许在计算模块400与外部装置之间传送软件及数据。通信接口 4M的实例可包含调制解调器或软调制解调器、 网络接口(例如以太网、网络接口卡、1丨116肚3、802.乂乂或其它接口)、通信端口(例如，USB 端口JR端口、RS232端口蓝牙接口或其它端口)或者其它通信接口。经由通信接口似4传送的软件及数据通常可携载于信号上，所述信号可以是电子、电磁、光学信号或能够由给定通信接口似4交换的其它信号。这些信号可经由信道4 提供到通信接口 424。此信道428 可携载信号且可使用有线或无线媒体来实施。信道的一些实例可包含电话线、蜂窝式链路、 RF链路、光学链路、网络接口、局域网或广域网及其它有线或无线通信信道。在本文件中，术语“计算机程序媒体”及“计算机可用媒体”用来一般指代例如存储器408、存储单元420、媒体414及信道4 上的信号等媒体。这些及其它各种形式的计算机程序媒体或计算机可用媒体可与将一个或一个以上指令的一个或一个以上序列携载到处理装置以供执行有关。一般将体现于媒体上的此类指令称为“计算机程序代码”或“计算机程序产品”(可将其分组成计算机程序或其它群组形式)。当被执行时，此类指令可使计算模块400能够执行如本文中所论述的本发明的特征或功能。尽管上文已描述本发明的各种实施例，但应理解，所述实施例仅以实例方式而非限制方式呈现。同样，各种图示可描绘用于本发明的实例性架构或其它配置，此可帮助理解可包含于本发明中的特征及功能性。本发明并不限于所图解说明的实例性架构或配置，但可使用各种替代架构及配置来实施所需特征。实际上，所属领域的技术人员将明了可如何实施替代功能、逻辑或物理划分及配置以实施本发明的所需特征。此外，可将除本文中所描绘的那些模块以外的多个不同构成模块名称应用于各种分区。另外，关于流程图、操作描述及方法权利要求，除非另有上下文指示，否则本文中所呈现操作的次序不应要求按相同次序来实施各实施例以执行所述功能性。虽然上文根据各种实例性实施例及实施方案描述本发明，但应理解，个别实施例中的一者或一者以上中所描述的各种特征、方面及功能性并不限于其对其中描述所述各种特征、方面及功能性的特定实施例之适用性，而是可单独或以各种组合形式应用于本发明其它实施例中的一者或一者以上，不论是否已描述此类实施例且不论是否已将此类特征呈现为已描述实施例的一部分。因此，本发明的广度及范围不应由上述实例性实施例中的任一者限制。除非另外明确说明，否则本文件中所使用的术语及短语以及其变化形式均应解释为开放型而非限制型。作为前述内容的实例术语“包含(including)”应理解为意指“包含，但不限于”等；术语“实例(example)”用来提供所论述项目的实例性实例，并非其穷尽性或限制性列表；术语“一 (a) ”或“一(an) ”应理解为意指“至少一个”、“一个或一个以上” 等；且形容词(例如)“常规(conventional)”、“传统(traditional) ”、“正常(normal)”、 “标准(standard) ”、“已知(known) ”及类似意思的术语不应解释为将所描述项目限制于给定时间周期或限制于可用于给定时间的项目，而是应理解为涵盖现在或将来任一时间可利用或已知的常规、传统、正常或标准技术。同样，当本文件涉及所属领域的技术人员将明了或已知的技术时，此类技术涵盖所属领域的技术人员现在或将来任一时间明了或已知的那些技术。除非另外明确说明，否则用连接词“及(and)”连接的一群组项目不应理解为要求那些项目中的每一者及每一个均存在于群组中，而是应理解为“及/或(and/or) ”。类似地， 除非另外明确说明，否则用连接词“或(or)”连接的一群组项目不应理解为要求在所述群组中互相排他，而是也应理解为“及/或(and/or)”。此外，虽然可以单数形式来描述或主张本发明的项目、元件或组件，但除非清楚说明限于单数外，本发明的范围内还可涵盖复数形式。宽泛词及短语(例如“一个或一个以上(one or more)”、“至少(at least)”、“但不限于(but not limited to) ”)或一些实例中的其它类似短语的存在不应理解为意指， 在其中此类宽泛短语可能不存在的实例中既定或要求较窄情况。术语“模块(module)”的使用并不意味着描述或主张为所述模块的一部分的组件或功能性均配置共用封装中。实际上，一模块的任何或所有各种组件(不论控制逻辑或其它组件)均可组合于单个封装中或单独维持且可进一步分布于多个群组或封装中或跨越多个位置分布。另外，根据实例性框图、流程图及其它图解说明来描述本文中所阐述的各种实施例。如所属领域的技术人员在阅读本文件之后将明了，可实施所图解说明的实施例及其各种替代方案而不限于所图解说明的实例。举例来说，框图及其随附描述不应解释为要求特定架构或配置。
权利要求
1.一种用于产生用于集成电路的布局文件的方法，其包括选择所述电路的第一及第二布局元件；界定经重新确定大小的第一元件的外形的数据表示；及组合所述第一元件的所述外形的所述数据表示与所述第二元件的数据表示以得出初始图案的数据表示。
2.根据权利要求1所述的方法，其中组合所述第一元件的所述外形的所述数据表示与所述第二元件的所述数据表示包括对所述第一元件的所述外形的所述数据表示与所述第二元件的所述数据表示进行逻辑“或”运算。
3.根据权利要求1所述的方法，其中界定经重新确定大小的第一元件的外形的数据表示包括重新确定所述第一布局元件的大小、选择经重新确定大小的数据元件的外形及界定所述外形的数据表示。
4.一种产生用于形成用来将图案成像到衬底上的光掩模的数据集的方法，其包括选择第一及第二布局元件；重新确定所述第一布局元件的大小并界定所述经重新确定大小的第一元件的数据表示；及组合所述经重新确定大小的第一元件的所述数据表示与所述第二元件的数据表示；及组合所述第一元件的数据表示与所述经重新确定大小的第一元件及所述第二元件的数据表示的所述组合以得出初始图案的表示。
5.根据权利要求4所述的方法，其中组合所述第一元件的外形的所述数据表示与所述第二元件的所述数据表示包括对所述第一元件的所述外形的所述数据表示与所述第二元件的所述数据表示进行逻辑“或”运算。
6.根据权利要求4所述的方法，其中组合所述第一元件的数据表示与所述经重新确定大小的第一元件及所述第二元件的数据表示的所述组合包括对所述第一元件的数据表示与所述经重新确定大小的第一元件及所述第二元件的数据表示的所述组合进行逻辑“与非”运算。
7.根据权利要求4所述的方法，其中通过体现于计算机可用媒体上的计算机程序产品来执行所述方法。
全文摘要
本申请涉及用于光刻操作的间隔件双重图案化。本发明揭示半导体装置制作及布局产生的系统及方法。实例性方法包含以下过程沉积第一材料层并图案化所述层以形成初始图案，其中所述初始图案使用单个曝光来界定布局元件的关键特征；在衬底上的第一图案上方沉积间隔件材料并蚀刻所述间隔件材料，使得所述间隔件材料从所述衬底及所述第一图案的水平表面被移除但仍保持在邻近于所述第一图案的垂直表面处；从所述衬底移除所述初始图案而留下间隔件图案中的所述间隔件材料；用最终材料填充所述间隔件图案；及修整所述经填充图案以移除所述最终材料的超过所述布局元件的尺寸的部分。
文档编号H01L21/033GK102543688SQ20121005936
公开日2012年7月4日 申请日期2009年1月8日 优先权日2008年1月16日
发明者克里斯托夫·皮埃拉 申请人:益华公司