利用双图案化形成半导体器件的精细图案的方法

专利名称：利用双图案化形成半导体器件的精细图案的方法
技术领域：
本发明通常涉及半导体器件，更具体地，涉及形成半导体器件的 方法。
背景技术：
制造高度集成的半导体器件需要高度小型化的图案。为了在小区 域内集成多个元件，单个元件必须具有小尺寸。可以通过縮小图案的 间距实现小尺寸，所述间距是稍后将形成的邻近图案之间的宽度和间 隙之和。当前，由于光刻的分辨率限制，半导体器件设计规则的急剧 降低己接近以细间距形成图案的极限。特别是，如果使用光刻形成衬 底中限定有源区的器件隔离区或形成线形和间隔图案(在下文中称为 "L/S图案")，则以细间距对所希望图案的形成，由于光刻的分辨率 限制而到达极限。为了克服光刻的上述分辨率限制，已建议利用双图案化以细间距 形成硬掩模图案的方法。然而，当在具有相对高图案密度区如单元阵列区中和在具有相对 低图案密度区如外围电路区或中心区中打算同时形成预定图案时，需 要研究为每个区以不同间距形成所希望图案的双图案化，以便选择性 地将双图案化单独应用到具有较高图案化密度的区域。尤其是，当在彼此具有不同图案密度的各个区域中同时形成不同 间距的图案时，由于图案密度的不同每个区域具有每个区域的不同蚀 刻率。因为由图案密度的不同引起的每个区域的蚀刻率的不同，因此 将通过随后蚀刻移除的薄膜厚度可根据各个区域的图案密度而不同。 结果，由于各个区域中图案密度的不同，不能得到所希望的图案形状。 因此，需要新的双图案化方法，特别是在多个区域中同时形成预定图 案的地方，当要移除由于图案密度而具有不同厚度的薄膜时该方法能 解决可能产生的问题。发明内容本发明提供了一种形成半导体器件的精细图案的方法，其当在同 一衬底上利用以精细间距具体化图案的双图案化同时形成不同间距的 不同尺寸图案时，能防止由于将要从具有不同图案密度的多个区域中 的每个区域移除的薄膜的厚度不同而产生的问题，其能克服光刻的分 辨率限制。根据本发明的实施例，提供了一种形成半导体器件的精细图案的 方法，包括在包括将被蚀刻的蚀刻膜的衬底的第一区域和第二区域 中形成硬掩模层；形成多个掩模图案和缓冲层，其中通过使第一区域具有第一图案密度和使第二区域具有比第一图案密度大的第二图案密 度来重复形成多个掩模图案，并且其中在第二区域中缓冲层覆盖掩模图案层的两个侧壁；在第一蚀刻环境下，利用掩模图案作为蚀刻掩模， 通过反应性离子蚀刻(RIE)来第一次蚀刻第一区域和第二区域中的缓 冲层和硬掩模层，直到在第一区域中暴露出蚀刻膜的第一表面；在第 一区域中暴露蚀刻膜的第一表面和在第二区域中不暴露蚀刻膜的情况 下，通过蚀刻硬掩模层直到在第二区域中暴露蚀刻膜的第二表面，同 时在第一区域中暴露的蚀刻膜第一表面上积聚聚合体副产物，在比利 用掩模图案作为蚀刻掩模的第一蚀刻环境中产生更多聚合体副产物的 第二蚀刻环境下，第二次蚀刻用于形成硬掩模图案；移除积聚在第一 表面上的聚合体副产物以暴露蚀刻膜的第一表面；以及通过利用硬掩模图案作为蚀刻掩模蚀刻暴露的蚀刻膜的第一表面和第二表面形成蚀 刻膜图案。当形成掩模图案和缓冲层时，在第二区域中该缓冲层以宽度a和b覆盖掩模图案的两个侧壁，并且在第一区域中在掩模图案中的两个相邻掩模图案之间的距离大于2 (a+b)。第一蚀刻环境和第二蚀刻环境可以由每个包括02的同一蚀刻剂成 份组成，且在第二蚀刻环境中02的流速小于在第一蚀刻环境中的02的 流速。另外，第二蚀刻环境的温度低于第一蚀刻环境的温度。等离子体方法方面的干蚀刻可用于移除聚合体副产物。可选择地， 可使用灰化和剥离法移除聚合体副产物。在第一区域中在掩模图案之间暴露硬掩模层并在第二区域中在掩 模图案之间暴露缓冲层的情况下执行第一蚀刻。掩模图案包括在第一区域和第二区域中形成的第一掩模图案、和仅在第二区域中形成的第二掩模图案，掩模图案和缓冲层的形成包括以预定间距重复形成第一掩模图案以在第一区域中具有第一图案密 度，以第一间距重复形成以在第二区域中具有两倍第二密度的第三图案密度；形成覆盖第一掩模图案侧壁和上表面以及硬掩模层上表面的 缓冲层；以及形成第二掩模图案，每个位于第二区域中的缓冲层上的 第一掩模图案当中的两个相邻第一掩模图案之间。缓冲层具有上表面，在上面在第一掩模图案中的两个相邻第一掩 模图案之间形成凹槽；且第二掩模图案形成在缓冲层的上表面所形成 的凹槽内。在形成第二掩模图案之后，可部分移除缓冲层以暴露第一掩模图案的上表面。在形成多个第一掩模图案之后且在形成缓冲层之前，在多个第一 掩模图案之间暴露的硬掩模层，可以从硬掩模层的上表面与第一厚度 一样多地被移除，以在硬掩模层的上表面上形成下表面部分。根据本发明，即使在具有不同图案密度的区域中将被蚀刻的薄膜 具有不同的厚度，也能有效地防止由于厚度不同而引起的台阶转移。因此，能容易得到克服光刻分辨率限制的细间距的图案。


通过参考附图详细地描述示范性实施例，本发明的以上和其它特征和优点将变得更明显，其中图1A到1K是根据本发明的实施例示例形成半导体器件精细图 案的方法的截面图;和图2是根据本发明当用形成半导体器件精细图案的方法图案化硬 掩模层时，根据用于双蚀刻的蚀刻剂02的流速示例测量氧化物膜蚀刻 量的结果的图。
具体实施方式
参考附图，现在将更加全面地描述本发明，其中示出了本发明的 示范性实施例。然而，本发明可以以许多不同的方式具体表达，且不 应理解为限制于在此阐明的实施例；相反，提供这些实施例以便这种 公开是彻底和完整的，并将向本领域的技术人员充分地传达本发明的 思想。附图中，为了清楚夸大了层和区域的厚度。下文中将参考附图更加全面地描述本发明，其中示出了本发明的 示范性实施例。然而，本发明可以以许多不同的方式具体表达且不应 理解为限制于在此阐明的实施例。相反，提供该公开的实施例以便这 种公开是彻底和完整的，并将向本领域的这些技术人员充分地传达本发明的范围。附图中，为了清楚可夸大层和区域的尺寸和相对尺寸。 此外，在此描述和示例的每个实施例还包括它的互补导电类型的实施 例。相同的附图标记始终表示相同的元件。应该理解，当将元件或层称为"在…上"、"连接到"和/或"耦 合到"另一元件或层时，则它可以直接在…上、连接或耦合到另一元 件或层，或者可存在中间元件或层。相反，当将元件称为"直接在… 上"、"直接连接到"和/或"直接耦合到"另一元件或层时，则不存 在中间元件或层。如这里使用的，术语"和/或"可包括一个或多个关 联列表项的所有和全部组合。 ''还应理解，虽然在此可使用术语第一、第二、第三等描述各种元 件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或 部分将不限于这些术语。这些术语可用于将一个元件、部件、区域、 层和/或部分与另一个区域、层和/或部分区分开。例如，在不偏离本发 明的教导下，能将下面论述的第一元件、部件、区域、层和/或部分称 为第二元件、部件、区域、层和/或部分。为容易描述在此可使用空间相对术语，例如"在…下方"、"下 面的"、"在…上方"、"上面的"等，以如图所示描述一种元件和/ 或特征与另一种(或另外多个)元件和/或特征的关系。应该理解，空 间相对术语意图包括除图中描述的定向外在使用或操作中的器件的不 同定向。例如，如果使图中的器件翻转，如描述为在其它器件或特征 "下方"的元件随后将定向为在其它元件或特征"上方"。因此，该 实例术语"在…下方"可包括"在…上方"和"在…下方"两个定向。 可将器件以其它方式定向(旋转90°或其它定向)并因此说明在此使用 的空间相关描述符。而且，术语"在…之下"表示一个层或区域与另 一个层或区域的相对于衬底的关系，如图所示。在此使用的术语仅用于描述具体实施例的目的而不意图限制本发明。如这里使用的，除非上下文另有明确规定，单数形式的术语"一"、 "一个"及"该"也意图包括复数形式。还应该理解，当在本说明书 使用术语"包括"、"包括着"和/或"包含"、"包含着"时，则具 体指存在所述的特征、整数、步骤、操作、元件和/或部件，但不排除 存在或增加一个或多个其它特征、整数、步骤、操作、元件、部件和/ 或它们的组。在此参考本发明理想实施例(和中间结构)的示意平面图和示意 截面图来描述本发明的实例实施例。同样，可以希望由例如制造技术 和/或容限产生的示例的形状和图例变化。因此，除非在此清楚的规定， 否则本发明的该公开的实例实施例将不解释为限制于在此示例的特定 的区域形状，而包括由例如制造产生的形状偏差。例如，作为矩形示 例的注入区，典型地， 一般在它的边缘具有圆的或弯曲的特征和/或注 入浓度梯度，而不是从注入到非注入区的二元变化。同样，由注入形 成的.掩埋区会在掩埋区和发生注入的表面之间的区域中产生一些注 入。由此，图中示例的区域实际上是示意性的，且它们的形状不意图 示出器件区域的实际形状并且也不意图限制本发明的范围，除非在此 清楚的规定。除非另有规定，否则在此使用的所有术语(包括技术和科学术语) 具有与属于本发明的本领域普通技术人员的通常理解相同的含意。还应理解，例如字典中一般使用的定义的这些术语，应解释为具有与相 关领域和本公开的上下文中的含意一致的含意，且不解释为理想化或 过于形式的意义，除非在此清楚地规定。图1A至1K是根据本发明的实施例示例形成半导体器件精细图案的方法的截面图。参考图1A，在衬底100的低密度图案区A和高密度图案区B中 形成将被蚀刻的蚀刻膜120。衬底100可以是一种常规半导体衬底。衬底100的低密度图案区A每单位面积具有相对低的图案密度， 并且可能在例如外围电路区或中心区中。另外，低密度图案区A可以 是单元阵列区的一部分，其中所希望的图案具有每单位面积相对低的 密度。高密度图案区B比低密度图案区A每单位面积具有更高的图案 密度，并且可能是例如单元阵列区的一部分。蚀刻膜120可以是导电层或绝缘层用于形成以精细间距重复形成 的多个图案以构成半导体器件，其可以由金属、半导体和绝缘材料组 成。例如，蚀刻膜120可以由钨(W)、硅化钨、多晶硅、铝(Al)或 这些材料的组合组成。当将在半导体衬底100中形成以精细间距重复 形成的隔离区时，可以省略蚀刻膜120。在当前实施例中，将作为实例 描述由蚀刻膜120形成精细图案。在蚀刻膜120上形成硬掩模层124。硬掩模层124可以由各种材料 不同地组成。例如，硬掩模层124可以是氧化物膜、氮化物膜或者这 些膜的组合。另外，如果蚀刻膜120是绝缘膜或导电膜时，则硬掩模 层124由材料组成，所述材料可以根据蚀刻膜120的材料提供蚀刻选 择性。例如，硬掩模层124可以是从由热氧化物膜、化学汽相沉积(CVD) 氧化物膜、未掺杂的硅酸盐玻璃(USG)薄膜和高密度等离子体(HDP) 氧化物膜组成的组中选择的氧化物膜。另外，硬掩模层124可以是从 由SiON、 SiN、 SiBN和BN组成的组中选择的单一膜。此外，硬掩模 层124可以是从以上指出的氧化物膜中选择的至少一种和从以上指出 的氮化物膜中选择的至少一种氮化物膜形成的多层。参考图1B，利用常规的光刻，在硬掩模层124上形成多个第一掩 模图案130。第一掩模图案130以第一间距PA重复形成，该第一间距Pa等于 在衬底100的低密度图案区A中在蚀刻膜120上将最后形成的图案的间距PA。在衬底100的高密度图案区B中，第一掩模图案130以第二 间距2PB重复形成，该第二间距2Pb是将在姓刻膜120上最后形成的图案间距PB的两倍。在高密度图案区B中，第一掩模图案130的第一宽度W!可以是 第二间距2Pe的1/4。第一掩模图案130可以是例如在衬底100上的预定方向上以第二间距2PB重复形成的多个线形图案。当硬掩模层124是氧化物膜时，则第一掩模图案130可以是多晶 磁膜或者是包括而不限于SiON、 SiN、 SiBN和BN的氮化物膜。可选 地，当硬掩模层124是氮化物膜时，则第一掩模图案130可以是例如 氧化物膜。参考图1C，在低密度图案区A和高密度图案区B中在第一掩模 图案130之间暴露的硬掩模层124,以与第一厚度d—样多地从硬掩模 层124的上表面被移除，以形成下表面部分124a。此外，第一厚度d可以等于在高密度图案区B中形成的第一掩模 图案130的第一宽度Wla在硬掩模层124的上表面上可执行干蚀刻以便形成下表面部分 124a。例如，当参考图1B描述形成第一掩模图案130时，在形成第一 掩模图案130之后执行过蚀刻，以便可以通过干蚀刻形成下表面部分 124a。可选地，也可分别执行用于形成下表面部分124a的干蚀刻。参考图1D，在第一掩模图案130和在第一掩模图案130之间暴露 的硬掩模层124上形成缓冲层140。缓冲层140以均一的厚度覆盖第一掩模图案130的上表面和侧壁 以及硬掩模层124的下表面部分124a。而且，缓冲层140可以以等于第一厚度d的厚度覆盖第一掩模图案130和硬掩模层124的下表面部 分124a。此外，可限定缓冲层140的厚度以使凹槽142第二宽度W2 等于在高密度图案区B中形成的第一掩模图案130的第一宽度Wln在高密度图案区B中，缓冲层140以均一的厚度覆盖第一掩模图 案130的上表面和侧壁。而且，在高密度图案区B中，覆盖第一掩模 图案130的缓冲层140的宽度a和b可以等于第二间距2PB的1/4，即， 第一掩模图案130的第一宽度Wp结果，在高密度图案区B中，在从 第一掩模图案130中的两个邻近第一掩模图案130之间的缓冲层140 的上面部分中，形成凹槽142，如所示的。在低密度图案区A中，如果在第一掩模图案130中的两个相邻第 一掩模图案130之间的距离比在高密度图案区B中小，g卩，如果两个 相邻第一掩模图案130之间的距离d"j、于在高密度图案区B中覆盖第 —掩模图案130两个侧壁的缓冲层140的宽度a和b之和时，即[d,〈 a+b]，则在距离c^范围内在缓冲层140的上表面中不会形成凹槽142, 如图1D所示。同样，如果在低密度图案区A中在第一掩模图案130中的两个相 邻第一掩模图案130之间的距离比在高密度图案区B中大，尤其是， 如果两个相邻第一掩模图案130之间的距离d2大于在高密度图案区B 中覆盖第一掩模图案130侧壁的缓冲层140的宽度a和b之和的两倍时， 艮卩[(12>2 (a+b)]，则在距离d2范围内在缓冲层140的上表面中会形成 凹槽142，如图1D所示。缓冲层140充当缓冲物，以使随后用作图案化硬掩模层124的蚀 刻掩模的第一掩模图案130的高度等于在随后工艺中在凹槽142内随 后将形成的第二掩模图案150a的高度(见图1F)。缓冲层140可以由具有类似于硬掩模层124的蚀刻特性的材料组成。例如，缓冲层140可以由构成硬掩模层124的材料组成。另外， 缓冲层140可以由具有类似于硬掩模层124蚀刻特性的另一种材料组 成。作为实例，硬掩模层124和缓冲层140中的每一种可以由氧化物 组成。同样，缓冲层140可以是通过原子层沉积(ALD)方法形成的 氧化物膜或氮化物膜。可选地，如果第一掩模图案130为多晶硅膜时， 则硬掩模层124可以是等离子体增强氧化物(PEOX)膜，并且缓冲层 140可以是用ALD方法形成的氧化物膜。参考图1E，在缓冲层140上形成第二掩模层150。第二掩模层150 可以由具有类似于第一掩模图案130的蚀刻特性的材料组成。第二掩 模层150可以由构成第一掩模图案130的材料或具有类似蚀刻特性的 另一种材料组成。例如，第一掩模图案130和第二掩模层150中每一 种可以是多晶硅膜。同样，第一掩模图案130可以是氮化物膜而第二 掩模层150可以是多晶硅膜，反之亦然。在高密度图案区B中，在缓冲层140上表面中形成的凹槽142用 第二掩模层150填充。如果覆盖第一掩模图案130侧壁的缓冲层140 的宽度a和b为第二间距2PB的1/4时，则在高密度图案区B中在凹槽 142内填充的第二掩模层150的第二宽度W2可以是第二间距2Pb的 1/4， g卩，等于第一掩模图案130的第一宽度Wp第二掩模层150在与 第一掩模图案130延伸方向相同的方向上的凹槽142内延伸。在低密度图案区A中，如果两个相邻第一掩模图案130之间的距离 小时，即，如果第一掩模图案130之间的距离d"J、于缓冲层140的宽度a 和b之和，即[A〈a+b]时，则第二掩模层150不会延伸入在距离山内的凹 槽142,因为当覆盖第一掩模图案130侧壁的缓冲层140的宽度a和b为第 —间距2Pe的l/4时，在缓冲层140的上表面中没有形成凹槽，如上所述。 然而，在低密度图案区A中，如果两个相邻第一掩模图案130之间的距 离比高密度区B中的大，尤其是，如果两个相邻第一掩模图案130之间 的距离d2大于覆盖第一掩模图案130侧壁的缓冲层140的宽度a和b之和的两倍，即[(12〉2 (a+b)]时，则在缓冲层140上表面中形成的凹槽142 部分中形成第二掩模层150之后，使第二掩模层150的上表面进入在距 离(12包括的区域内，并且在第二掩模层150上通过台阶以与预定宽度W3 一样多地、部分地暴露凹槽142，如图1E所示。参考图1F，部分地移除第二掩模层150，以在高密度图案区B中的 凹槽142内形成第二掩模图案150a。由此，在高密度图案区B中的凹槽142内，形成与第一掩模图案130 同样延伸的包括第二掩模图案150a的多个线图案。而且，暴露出覆盖第 二掩模图案150a之间的第一掩模图案130的缓冲层140。留在高密度图案 区B中的凹槽142内部的第二掩模图案150a布置在第一掩模图案130大 约相同的水平面上，如图1F所示。另外，在低密度图案区A中，凹槽142内部的第二掩模层150从两个 相邻第一掩模图案130之间的距离(12定义为(12〉 2 (a+b)的区域彻底移 除，并且也从缓冲层140的上表面上的第二掩模层150部分彻底移除， 如图1F所示。结果，覆盖第一掩模图案130的缓冲层140全面暴露在低 密度图案区A中。当部分地移除第二掩模层150时，可以调节第一掩模层150的蚀刻 量，以使第二掩模图案150a的上表面处在与高密度图案区B中的第一掩 模图案130的上表面相同的水平面。为了部分移除第二掩模层150，例 如，可以进行湿蚀刻。参考图1G,移除暴露的缓冲层140，即，覆盖第一掩模图案130的 上表面的缓冲层140的部分，以暴露在低密度图案区A中和在高密度图 案区B中的第一掩模图案130的上表面。然后，高密度图案区B具有第一 掩模图案130的上表面和第二掩模图案150a的上表面完全暴露的结构。在这种情况下，由于掩模图案密度的不同，缓冲层140的蚀刻速度在低密度图案区A和高密度图案区B中不同。换句话说，在蚀刻缓冲层 140至暴露高密度图案区B中第一掩模图案130的上表面时，在低密度区 A中，如果第一掩模图案130的距离d2大于a与b之和的两倍(即，d2〉2 (a+b))，如先前在上面所描述的，那么缓冲层140就几乎全部被移 除了。如图1G所示，缓冲层140可以保留在两个相邻的第一掩模图案130 之间，直到第一掩模图案130的上表面暴露，并且低密度图案区A中第 一掩模图案130之间的距离山小于a和b的和(即，[d^a+b])，这类似地 应用到高密度图案区B的情形。参考图IH和II，利用第一掩模图案130和第二掩模图案150a作为蚀 刻掩模，蚀刻缓冲层140和在第一掩模图案130和第二掩模图案150a之间 暴露的硬掩模层124，以暴露蚀刻膜120的上表面。为此，用彼此不同 的蚀刻环境，相继进行第一和第二蚀刻。在下文中，将更详细地描述直到暴露蚀刻膜120的上表面的缓冲层 140和硬掩模层124的第一蚀刻(参考图1H)和第二蚀刻(参考图ll)。通过首先参考图1H，根据反应性离子蚀刻(RIE)的干蚀刻用于 蚀刻缓沖层140和在用作蚀刻掩模的第一掩模图案130和第二掩模图案 150a之间暴露的硬掩模层124的第一蚀刻。当缓冲层140和硬掩模层124每个都是由基于氧化物的材料构成 时，并且第一掩模图案130和第二掩模图案150a由多晶硅构成时，CxFy (这里x和y是从l 10的整数)、02和Ar的混合气体可以用作第一蚀刻 的蚀刻剂。该CxFy气体可以是C4F6或C4Fs。在这种情况下，实现了在 直到蚀刻膜120的上表面在低密度图案区A中暴露的蚀刻期间，抑制产 生聚合体副产物160 (图ll)的蚀刻环境。为了实现抑制产生聚合体副 产物160的蚀刻环境，设置02气的流速与CxFy气体流速的第一流速比， 以便第一流速比包括相对高的02气流速。例如，在第一蚀刻期间CxFy、02和Ar可以分别以30sccm、 55sccm和1000sccm的低流速提供。在这种 情况下，02气体的流速与CxFy气体的第一流速的第一流速比(即，02 气体的流速CxFy气体的流速)是55: 30。给出02气体的对于与CxFy 气体的第一流速的第一流速比，作为当前实施例中的实例。本发明并 不限于该流速比。第一流速比可以根据图案的尺寸和密度以及膜质量 而变化。第一蚀刻可以在例如室温下进行。在本实施例中，当蚀刻缓冲层140和硬掩模层124时，如图1G所示， 在低密度图案区A中必须蚀刻对应于已经保留的硬掩模层124厚度的第 一厚度L。而且，为了暴露蚀刻膜'120，'必须蚀刻为在高密度图案区B 中保留的硬掩模层120和缓冲层140厚度之和的第二厚度T2。由于在低密 度图案区A和高密度图案区B中的不同蚀刻厚度，所以在第一蚀刻期间， 在低密度图案区A中已完全蚀刻硬掩模层124以首先暴露蚀刻膜120，而 高密度图案区B中硬掩模层124的蚀刻还没有完成。因而，在第一掩模 图案130之间的距离d2大于a和b之和的两倍(即，[d2〉2 (a+b)])的区 域中，硬掩模层124的部分没有蚀刻，然而，保留在高密度图案区B中， 直到通过彻底移除硬掩模层124来暴露蚀刻膜120的上表面。如果在这 种情形下继续第一蚀刻，那么蚀刻膜120也可以在低密度图案区A中过 度蚀刻。由此，蚀刻厚度T1和T2的差可以在低密度图案区A中没有改变 地转移。因此，为了防止上面提到的结果，直到暴露低密度图案区A中 蚀刻膜120的上表面，并且，具体地，当在第一掩模图案130之间的距 离d2大于a和b之和的两倍(即，[d2〉2 (a+b)])的区域中暴露蚀刻膜120 的上表面时，完成第一蚀刻。随后，参考图ll，在第一蚀刻的原处进行第二蚀刻。在进行第二 蚀刻时，移除第一蚀刻之后在两个相邻第一掩模图案130之间、或在第 一掩模图案130和第二掩模图案150a之间存在的硬掩模层124的剩余部 分的残留部分，以便在低密度图案区A和高密度图案区B中在第一掩模 图案130和第二掩模图案150a之间暴露蚀刻膜120的上表面。为了蚀刻硬掩模层124直到在低密度图案区A和高密度图案区B中 暴露蚀刻膜120的上表面，可以使用包括反转反应离子蚀刻(iRIE)滞 后现象的干蚀刻。因而，在产生的聚合体副产物160比第一蚀刻大的蚀 刻环境下，进行第二蚀刻。当进行包括iIRE滞后现象的第二蚀刻时，聚 合体副产物160聚积在低密度图案区A中的蚀刻膜120的暴露的上表面 上，因为聚合体副产物160容易聚积在具有相对小纵横比的开口内部， 即，当距离d2大于a和b和的两倍时。由此，由于聚积在低密度图案区A 中蚀刻膜120暴露的上表面上的聚合体副产物，能够防止蚀刻暴露在低 密度图案区A中的蚀刻膜120。在聚合体副产物160聚积在暴露在低密度 图案区A中的蚀刻膜120上时，在高密度图案区B中蚀刻在第一掩模图案 130和第二掩模图案150a之间暴露的硬掩模层124，并由此形成暴露蚀刻 膜120的上表面的硬掩模图案124b。结果，蚀刻膜120的上表面暴露在 高密度图案区B中第一掩模图案130和第二掩模图案150a之间。当进行 蚀刻直到暴露蚀刻膜120时，如图1I所示，可以部分或全部消耗用作蚀 刻掩模的第一蚀刻图案130和第二蚀刻图案150a。如果硬掩模层124由基于氧化物的材料组成，并且第一掩模图案 130和第二掩模图案150a每个都由多晶硅组成，则可使用CxFy (其中x 和y是从l 10的整数)、02和Ar的混合气体作为第二蚀刻的蚀刻剂。 例如，CxFy气体可以是C4F6或C4Fs。在该情况下，为了在产生的聚合 体副产物160比第一蚀刻中产生的多的蚀刻环境中执行第二蚀刻，可使 用具有与第一蚀刻中相同成分的蚀刻剂，然而，可降低蚀刻剂中的02气体含量。换句话说，第二蚀刻的蚀刻环境设置为其中02气体的流速 比第一蚀刻中的02气体的流速低的第二流速比。例如，在第二蚀刻中， 可分别用30sccm、 35 sccm和1000 sccm的流速供给CxFy、 。2和Ar。在 该情况下，02气体的流速与CxFy气体的流速的第二流速比(即，02气 体的流速CxFy气体的流速)为35: 30。然而，在当前实施例中描述 的第二流速比不限于该比率。第二流速比可根据图案的尺寸和密度、 膜质量等变化。另外，当执行包含iRIE滞后现象的第二蚀刻以便执行比第一蚀刻 具有更多聚合体副产物160的第二蚀刻时，用于第二蚀刻的蚀刻剂的成 分和流速比设置为与用于第一蚀刻的相同，然而，蚀刻温度可以是约-5 'C，其比第一蚀刻的低。而且，对于第二蚀刻，02气体的流速与CxFy 气体的流速的第二流速比设置为比第一蚀刻的低，并且同时，在第二 蚀刻期间应用的蚀刻温度比第一蚀刻的低。参考图1J，移除了聚积在低密度图案区A中的聚合体副产物160。为了移除聚积在低密度图案区A中的聚合体副产物160，可使用利 用选自由CHF3和CH2F2、02和Ar构成的组中至少一种气体的混合气体根 据等离子体方法的干蚀刻。可选地，为了移除聚积在低密度图案区A中 的聚合体副产物160，可使用常规的灰化和剥离法。通过这样做，在低密度图案区A和高密度图案区B中获得了暴露出 蚀刻膜120的上表面的硬掩模图案124b。在该情况下，在高密度图案区 B中，硬掩模图案124b具有为第二间距2PB的l/4的宽度W2，艮P，近似等 于第一掩模图案130的第一宽度Wp如所示的。同样，在高密度图案区 B中，通过第一掩模图案130和第二掩模图案150a，硬掩模图案124b在衬底100上以第二间距2PB —半的第一间距PB具有线图案和间隔图案。此外，在低密度图案区A中，硬掩模图案124b,具有以等于参考图1B描述的第一掩模图案130的间距PA的第一间距PA，即，期望最终形成在蚀刻膜120上的图案的第一间距PA，而重复形成的图案结构。参考图1K,利用硬掩模图案124b、和留在硬掩模图案124b上的第 一掩模图案130和第二掩模图案150a作为蚀刻掩模，各向异性干蚀刻该 蚀刻膜120以形成精细图案120a。在低密度图案区A中，通过第一掩模图案130简单完成精细图案 120a到蚀刻膜120的转移。然而，在高密度图案区B中，通过第一掩模图案130和第二掩模图案150a完成精细图案120a到蚀刻膜120的图案转 移。因此，在高密度图案区B中容易实现在克服光刻分辨率限制的细间 距的图案。同样，不管将要在低密度图案区A和高密度图案区B中被蚀刻的蚀 刻膜120的厚度不同，如参考图1H和1I所描述的，为了图案化硬掩模层 124,通过利用RIE和iRIE滞后效应的双蚀刻来蚀刻硬掩模层124和缓冲 层140，由此，根据在图案化蚀刻膜120之后获得的蚀刻膜图案120a中的 图案密度防止了图案轮廓不同的问题。图2是示出当图案化参考图1H和ll描述的硬掩模层124时，根据用 于利用RIE工艺和iRIE滞后工艺的双蚀刻的蚀刻剂的02的流速测量氧 化物膜的蚀刻质量的结果的图。为了获得图2的结果，当在设置使得RIE蚀刻设备中的电源Ws为 1200W、偏置功率Wb为3500W、气压为20mT以及温度为2(TC的环境下， 利用多晶硅膜图案作为蚀刻掩模，在具有65nm间距和40nm宽的多晶硅 膜图案的低密度图案区中和在具有lpm间距和120nm宽的多晶硅膜图 案的高密度图案区中蚀刻填充在多个多晶硅膜图案的氧化物膜时，考 虑到02的流速测量了氧化物膜的烛刻率。通过ALD法形成氧化物膜。 根据这些结果，使用以30sccm的流速供给的C4F6、以1000sccm的流速 供给的Ar和以图2中绘制的变化流速供给的02的混合气体作为氧化物 膜的蚀刻剂。从图2的结果可知，当O2的流速为约40sccm以上时，氧化物膜的蚀 刻率在低密度图案区A和高密度图案区B中都比较高。当02的流速为约 40sccm或以下时，氧化物膜的蚀刻率在高密度图案区B中比较高；然而， 氧化物膜在低密度图案区A中未被蚀刻。换句话说，当02的流速为约 40sccm或以上时，在蚀刻环境下产生的聚合体副产物的量比较低，目 的是在低密度图案区A和高密度图案区B两个中都蚀刻氧化物膜。然而，如果O2的流速为约40sccm或以下，则为了使聚合体副产物160容易聚积 在低密度图案区A中，增加生成聚合体副产物160的量，由此，没有蚀 刻氧化物膜。根据本发明形成半导体器件的精细图案的方法使用通过改变产生 的聚合体副产物的量的双蚀刻，以蚀刻具有根据图案密度而不同厚度 的膜，在这种情况下当利用双图案化在衬底上形成具有不同间距的不 同尺寸的图案时，在具有不同图案密度的不同区域中要被蚀刻的厚度 彼此不同。在执行形成根据本发明的精细图案的双蚀刻中，在低密度 图案区和高密度图案区中均进行包含RIE效应的第一蚀刻直至将被蚀 刻的蚀刻膜通过抑制聚合体副产物的生成而露出。然后，包含iRIE滞后 效应的第二蚀刻通过改变蚀刻环境而进行，以产生大量聚合体副产物， 直至暴露出低密度图案区中的蚀刻膜的表面，由此，聚合体副产物聚 积在低密度图案区中的露出的蚀刻膜上，并且在高密度图案区中蚀刻 了硬掩模层。因此，在根据本发明的半导体器件的精细图案的形成方法中，即 使在具有不同图案密度的区域中要被蚀刻的膜，具有不同厚度，也可 以有效地防止由厚度不同导致的台阶的转移。因此，能够容易实现克 服光刻的分辨率限制的细间距的图案。虽然已参考本发明的示范性实施例具体示出和描述了本发明，但 本领域普通技术人员要明白，可在这里进行形式和细节上的各种改变， 而不脱离如由以下权利要求定义的本发明的精神和范围。
权利要求
1.一种形成半导体器件的精细图案的方法，包括在包括将被蚀刻的蚀刻膜的衬底的第一区域和第二区域中形成硬掩模层；在所述硬掩模层上形成多个掩模图案和缓冲层，其中通过使所述第一区域具有第一图案密度和使所述第二区域具有大于所述第一图案密度的第二图案密度重复形成所述多个掩模图案，并且所述缓冲层覆盖所述第二区域中所述掩模图案的两个侧壁；在第一蚀刻环境下，利用所述掩模图案作为蚀刻掩模，通过反应性离子蚀刻(RIE)蚀刻所述第一区域和所述第二区域中的所述缓冲层和所述硬掩模层，直至在所述第一区域中暴露出所述蚀刻膜的第一表面；通过如下操作进行第二蚀刻以形成硬掩模图案在所述第一区域中暴露出所述蚀刻膜的所述第一表面和在所述第二区域中不暴露出所述蚀刻膜的情形下，通过蚀刻所述硬掩模层直至在所述第二区域中暴露出所述蚀刻膜的第二表面，同时利用所述掩模图案作为蚀刻掩模，在具有比所述第一蚀刻环境下多产生很多聚合体副产物的第二蚀刻环境下，在所述第一区域中暴露出的所述蚀刻膜的所述第一表面上聚积聚合体副产物；移除聚积在所述第一表面上的所述聚合体副产物，以暴露出所述蚀刻膜的所述第一表面；和利用所述硬掩模图案作为蚀刻掩模，通过蚀刻所述蚀刻膜的露出的所述第一表面和所述第二表面形成蚀刻膜图案。
2. 根据权利要求1的方法，其中，当形成所述掩模图案和所述缓 冲层时，所述缓冲层在所述第二区域中以宽度a和b覆盖所述掩模图案 的两个侧壁，和在所述第一区域中的所述掩模图案当中的两个相邻掩模图案之间 的距离大于2 (a+b)。
3. 根据权利要求l的方法，其中所述第一蚀刻环境和所述第二蚀 刻环境由每个都包括02的相同的蚀刻剂成分组成，以及所述第二蚀刻环境中02的流速小于所述第一蚀刻环境中02的所述流速。
4. 根据权利要求1的方法，其中所述第一蚀刻环境和所述第二蚀 刻环境由相同的蚀刻剂成分组成，以及所述第二蚀刻环境的温度低于所述第一蚀刻环境的温度。
5. 根据权利要求1的方法，其中所述缓冲层和所述硬掩模层是氧 化物膜；所述掩模图案是多晶硅膜；和所述第一蚀刻环境和所述第二蚀刻环境由CxFy、 02和Ar的混合 气体形成，其中x和y是从l 10的整数。
6. 根据权利要求3的方法，在所述第一蚀刻之后和在所述第二蚀 刻之前，进一步包括当暴露出所述蚀刻膜的所述第一表面时将所述第 一蚀刻环境改变成所述第二蚀刻环境，其中，为了将所述第一蚀刻环境改变成所述第二蚀刻环境，降低 02的所述流速，同时保持所述第一蚀刻环境的其它条件像所述第一蚀 刻环境最初那样。
7. 根据权利要求4的方法，在所述第一蚀刻之后和在所述第二蚀 刻之前，进一步包括当暴露出所述蚀刻膜的所述第一表面时将所述第 一蚀刻环境改变成所述第二蚀刻环境，其中，为了将所述第一蚀刻环境改变成所述第二蚀刻环境，在所 述第二蚀刻环境中的温度被降低以小于在所述第一蚀刻环境中的温 度，同时保持所述第一蚀刻环境的其它条件像所述第一蚀刻环境最初 那样。
8. 根据权利要求1的方法，其中使用根据等离子体方法的干蚀刻 移除所述聚合体副产物。
9. 根据权利要求5的方法，其中，使用根据等离子体方法的干蚀刻移除所述聚合体副产物，该根据等离子体方法的干蚀刻利用选自由CHF3和CH2F2 、 02和Ar构成的组中的至少 一种气体的混合气体。
10. 根据权利要求1的方法，其中使用灰化或剥离法移除所述聚 合体副产物。
11. 根据权利要求1的方法，其中在所述第一区域中的所述掩模 图案之间暴露出所述硬掩模层并且在所述第二区域中的所述掩模图案 之间暴露出所述缓冲层的状态下进行所述第一蚀刻。
12. 根据权利要求1的方法，其中所述蚀刻膜由金属、半导体或 绝缘材料组成。
13. 根据权利要求1的方法，其中所述掩模图案包括形成在所述 第一区域和所述第二区域中的第一掩模图案、以及仅形成在所述第二 区域中的第二掩模图案，和形成所述掩模图案和所述缓冲层包括形成以预定的第一间距重复的所述第一掩模图案以在所述第一区 域中具有所述第一图案密度，和形成以第二间距重复所述第一掩模图 案以在第二区域中具有是第二图案密度两倍的第三图案密度；形成覆盖所述第一掩模图案的上表面和侧壁以及所述硬掩模层的 所述上表面的所述缓冲层；以及形成第二掩模图案，所述第二掩模图案每个都位于所述第二区域 中所述缓冲层上的所述第一掩模图案当中的两个相邻的第一掩模图案 之间。
14. 根据权利要求13的方法，其中所述缓冲层具有上表面，在所 述上表面处，每个凹槽都形成在所述第一掩模图案当中的所述两个相 邻第一掩模图案之间；以及在形成于所述缓冲层的所述上表面中的所述凹槽内形成所述第二 掩模图案。
15. 根据权利要求13的方法，其中在与所述第一掩模图案相同的 水平面上形成所述第二掩模图案。
16. 根据权利要求13的方法，在形成所述第二掩模图案之后，进 一步包括部分地移除所述缓冲层以暴露出所述第一掩模图案的上表 面。
17. 根据权利要求13的方法，在形成所述第一掩模图案之后和在形成所述缓冲层之前，进一步包括从所述硬掩模层的所述上表面， 与第一厚度一样多地移除暴露在所述第一掩模图案之间的所述硬掩模层，以在所述硬掩模层的所述上表面上形成下表面部分。
18. 根据权利要求17的方法，其中所述第一厚度具有等于所述第 一掩模图案的宽度的尺寸。
19. 根据权利要求13的方法，其中所述第一掩模图案的每个都具 有是所述第二间距1/4的宽度。
20. 根据权利要求13的方法，其中所述第一掩模图案和所述第二 掩模图案是多晶硅膜，以及所述缓冲层和所述硬掩模层是氧化物膜。
全文摘要
一种形成半导体器件的精细图案的方法，包括双蚀刻，其通过改变生成聚合体副产物的量来蚀刻在具有不同图案密度的区域中的具有不同厚度的膜。在第一蚀刻中，利用掩模图案作为蚀刻掩模，在第一蚀刻环境中在低密度图案区和高密度图案区中的缓冲层和硬掩模层上都执行反应性离子蚀刻(RIE)，直至在低密度图案区中暴露出蚀刻膜。在用来形成硬掩模图案的第二蚀刻中，利用掩模图案作为蚀刻掩模，蚀刻硬掩模层直至在高密度图案区中暴露出蚀刻膜，同时在具有比第一蚀刻环境中生成更多聚合体副产物的第二蚀刻环境下，使聚合体副产物聚积在低密度图案区中的蚀刻膜上。
文档编号H01L21/00GK101241842SQ20081000973
公开日2008年8月13日 申请日期2008年2月13日 优先权日2007年2月6日
发明者李学善, 田炅烨, 金明哲 申请人:三星电子株式会社