专利名称：用于实现最小图案失配的多重图案化技术方法和系统的制作方法
技术领域：
本发明总体上涉及集成电路领域，更具体地，涉及用于实现最小图案失配的多重图案化技术方法和系统。
背景技术：
集成电路(IC)技术持续地进行改进。这种改进频繁地涉及缩小器件几何尺寸以实现更低的制造成本、更高的器件集成密度、更高的速度、以及更好的性能。光刻被频繁用于形成集成电路器件的部件。通常，曝光工具使光通过光掩模或标线，并将光聚集到晶片的光刻胶层上，使得光刻胶层在其中具有集成电路部件的图像。具有小间隔的印刷器件图案被曝光工具的最小间距印刷分辨率所限制。由此，实施多重图案化技术(MPT)以随着器件密度的增加而改进图案分辨 率。MPT将图案布局分为多于一个的掩模,本质上将图案布局的部件分配给多个掩模。然后，与图案布局相关联的掩模用于将图案布局转印至晶片，从而推进光刻限制。为了实现作为MPT适应的图案布局，示例性MPT方法基于各种MPT规则分配第一颜色或第二颜色的图案布局的每个部件。分配有第一颜色的部件形成在第一掩模上，而分配有第二颜色的部件形成在第二掩模上。然后，每个掩模在光刻工艺中被用于将在第一掩模和第二掩模上分配的部件转印至晶片，使得晶片包括图案布局。已经观察到，当与给定器件相关联的图案布局的部分被分为多于一个的掩模时(由此分为多于一个的光刻步骤)，会发生布线和器件特性变化。这会导致器件性能劣化。因此，尽管现有的多重图案化技术方法通常能够满足它们预期的目的，但随着器件缩小的继续，它们不能在所有方面都满足要求。
发明内容
为解决上述问题，本发明提供了一种方法，包括接收具有多个部件的图案布局；使多个部件的每一个着有至少两种颜色中的一种，从而形成着色图案布局，其中，着色的步骤包括使匹配敏感部件着有相同颜色；以及利用着色图案布局的部件制造至少两个掩模，其中，每个掩模都包括单种颜色的部件。其中，使匹配敏感部件着有相同颜色的步骤包括识别具有相同器件性能特性的多个部件中的至少两个；以及使具有相同器件性能特性的多个部件中的至少两个着有相同颜色。其中，器件性能特性为阈值电压、饱和电流、泄漏电流、寄生电容、寄生电阻、及其组合中的一种。其中，使匹配敏感部件着有相同颜色的步骤包括识别具有对称布线路径的多个部件中的至少两个；以及使具有对称布线路径的多个部件中的至少两个着有相同颜色。其中，使匹配敏感部件着有相同颜色的步骤包括识别作为相同器件部件的多个部件中的至少两个；以及使作为相同器件部件的多个部件中的至少两个着有相同颜色。
该方法还包括在对多个部件的每一个进行着色的步骤之前识别多个部件的匹配敏感部件。其中，在着色的步骤之前识别多个部件的匹配敏感部件包括从应该在相同光刻工艺中形成的多个部件中识别部件。该方法还包括对着色图案布局执行设计规则检测。该方法还包括利用至少两个掩模中的每一个对抗蚀剂层执行光刻工艺，使得具有多个部件的图案布局被转印至抗蚀剂层。该方法还包括将具有多个部件的图案布局从抗蚀剂层转印至晶片，抗蚀剂层被设置在晶片的上方。此外，本发明还提供了一种方法，包括接收具有多个部件的集成电路器件的图案布局，其中，识别多个部件的匹配敏感部件集合；使多个部件的每一个着有至少两种颜色中的一种，从而形成着色图案布局，其中，着色的步骤包括使每一个匹配敏感部件着有相同颜色；以及利用着色图案布局的部件制造至少两个掩模，其中，每个掩模都包括单种颜色的部件。其中，匹配敏感部件集合是在相同光刻工艺中形成的部件的集合。其中，匹配敏感部件集合是具有相同器件性能特性的部件的集合。该方法还包括验证着色图案布局中着有相同颜色的部件符合设计规则。
其中，接收图案布局，其中，识别多个部件的匹配敏感部件集合，包括接收静态随机存取存储器(SRAM)单元的图案布局，静态随机存取存储器单元包括第一有源区域、第二有源区域、第三有源区域、和第四有源区域、位线BL、电源电压线Vdd、和位线BLB，其中，第一有源区域和第二有源区域分别与第一上拉晶体管和第二上拉晶体管相关联，第三有源区域和第四有源区域与第一下拉晶体管和第二下拉晶体管相关联；位线BL、电源电压线Vdd、和位线BLB被识别为第一匹配敏感部件集合；第一有源区域和第二有源区域被识别为第二匹配敏感部件集合；以及第三有源区域和第四有源区域被识别为第三匹配敏感部件集合。其中，利用着色图案布局的部件制造至少两个掩模，其中，每个掩模都包括单种颜色的部件，包括制造具有位线BL、电源电压线Vdd、和位线BLB的掩模。该方法还包括使用具有位线BL、电源电压线Vdd、和位线BLB的掩模形成SRAM单元，使得SRAM单元的位线BL、电源电压线Vdd、和位线BLB形成在相同光刻工艺中。其中，利用着色图案布局的部件制造至少两个掩模，其中，每个掩模都包括单种颜色的部件，包括制造具有第一有源区域和第二有源区域的第一掩模；以及制造具有第三有源区域和第四有源区域的第二掩模。该方法还包括使用第一掩模和第二掩模形成SRAM单元，使得SRSM单元的第一有源区域和第二有源区域形成在相同光刻工艺中，并且SRAM单元的第三有源区域和第四有源区域形成在相同光刻工艺中。此外，还提供了一种装置，包括计算机可读介质，存储用于被至少一个计算机处理器执行的多个指令，其中，指令用于接收具有多个部件的图案布局；使多个部件的每一个着有至少两种颜色中的一种，从而形成着色图案布局，其中，着色的步骤包括使匹配敏感部件着有相同颜色；以及利用着色图案布局的部件制造至少两个掩模，其中，每个掩模都包括单种颜色的部件。
当阅读附图时，根据以下详细描述更好地理解本公开的各个方面。应该强调的是，根据工业的标准实践，各种部件不按比例绘制。实际上，为了讨论的清楚，可以任意增加或减小各种部件的尺寸。图1A和图1B是示出了根据本公开各个方面的不同多重图案化技术方法而估计和分解的图案布局。图2是根据本公开各个方面的用于分解设计布局的多重图案化技术方法的流程图。图3A和图3B部分或整体地示出了本公开各个方面的集成电路器件的图案布局。图4A和图4B是示出了根据本公开各个方面的不同多重图案化技术方法而估计和分解的图案布局。图5A至图部分或整体地示出了根据本公开各个方面的图4A和图4B的集成电路器件的各种图案布局。图6A和图6B示出了根据本公开各个方面的不同多重图案化技术方法而估计和分解的图案布局。图7A和图7B分别不出了根据本公开各个方面的当考虑覆盖问题时图6A和图6B的图案布局。图8A和图SB示出了根据本公开各个方面的当考虑覆盖问题时根据不同多重图案化技术方法而估计和分解的图案布局。图9示出了根据 本公开各个方面的在再布线工艺之前和之后图的图案布局。
具体实施例方式以下公开提供了许多用于实施本发明不同部件的不同实施例或实例。以下描述部件和配置的具体实例以简化本公开。当然，这些仅仅是实例而不用于限制。此外，本公开可以在各个实例中重复参考标号和/或字母。这种重复是为了简化和清楚的目的，本身并不表示所讨论的各个实施例和/或结构之间的关系。此外，以下第一部件形成在第二部件上方的描述可以包括第一和第二部件被形成为直接接触的实施例，并且还可以包括可以形成附加部件夹置在第一和第二部件之间使得第一和第二部件没有直接接触的实施例。图1A和图1B示出了根据本公开各个方面的不同多重图案化技术方法而估计和分解的图案布局10。图案布局10表不集成电路器件的一部分的布局。通常,使用多种图案布局来制造集成电路器件，每个图案布局都限定集成电路器件的一层。在所示实施例中，为了简化和清楚，本文的实例是指单个图案布局。然而，本文所公开的方法用于利用集成电路器件的所有图案布局来实施。可以以计算机辅助设计(CAD)格式(诸如GDS格式)来提供图案布局10 (也被称为设计布局)。在所示实施例中，图案布局10包括部件(或图案)12、14、16、和18。部件12、14、16、和18可表示形成集成电路器件的有源区域、隔离部件、栅极线、金属线、电介质线、接触、沟槽、其他集成电路器件部件或其组合。图案布局10的部件12、14、16、和18可以成形为线、线末端、接触孔、肘状、T状、L状、Z状、其他适当形状或者它们的组合。例如，部件12、14、16和18成形为在相互平行的方向上延伸的线。
随着器件缩小的继续，根据多重图案化技术(MPT)方法分解(或分裂)诸如图案布局10的图案布局，使得多于一个的掩模可以被制造为包括图案布局的部件。在图1A中，MPT方法基于各种MPT规则向图案布局10应用随机图案分配。随机图案分配可以向图案布局的部件分配两种颜色，随机地向每隔一个的部件分配相同颜色，使得图案布局10的部件12、14、16和18被分配两种颜色(颜色A或颜色B)中的一种。可选地，根据图案布局10的多少掩模将被分裂(分解)，图案布局10的部件可以分配三种颜色、四种颜色、或者任何其他数量的颜色。注意，“着色”是指通过分配标准使部件成组，使得每个部件都被分配给一组。“着色”不要求部件的实际“着色”，并且可以包括向部件分别不同层数或不同层数据类型来表示不同“颜色”。在所示实施例中，部件12和16分配颜色A，部件14和18分配颜色B0在着色之后，在所示实施例中，相同颜色的各种部件12、14、16、和18之间的间隔符合设计规则(诸如间隔和间距设计规则)，由此图案布局10被分解为两个掩模，其中，分配颜色A的部件(这里为部件12和16)形成在第一掩模上，分配颜色B (这里为部件14和18)形成在第二掩模上。在第一和第二掩模上限定的部件12、14、16和18表不图案布局10。然后，在集成电路器件制造期间，每个掩模都在光刻工艺(没有特定的顺序)中用于将图案布局10的图像印刷到抗蚀剂层中，使得图案布局10可以转印并形成在集成电路器件的晶片上。因此，两个光刻工艺用于将图案布局10的部件12、14、16、和18转印至晶片，例如，第一光刻工艺使用第一掩模，第二光刻工艺使用第二掩模。当将图案布局10转印至抗蚀剂层时，各种光刻工艺(这里为双重光刻工艺)的处理条件会发生变化，这会导致集成电路器件部件失配和/或布线失配，从而劣化所制造集成电路器件的性能。例如，在所示实施例中，部件12和部件18可以为匹配敏感部件，并且部件14和16可以为匹配敏感部件。匹配敏感部件通常定义为期望在相同光刻工艺中形成的部件。更具体地，失配敏感部件被定义为具有相同器件性能特性(诸如阈值电压、泄漏电流、饱和电流、寄生电 阻、寄生电容、其他器件性能特性、或它们的组合)的部件。在一个实例中，匹配敏感部件具有对称布线路径。使用图1A中示出的随机图案分配，部件12与和部件18相同的掩模不匹配，并且部件14与和部件16相同的掩模不匹配。由于匹配敏感部件被分配给不同的掩模，所以使用不同掩模的光刻工艺的工艺变化会导致部件12和部件18相互不同地执行和/或没有适当地被布线，并且部件14和部件16相互不同地执行，没有被适当布线、和/或对称减小。这种工艺变化可以包括覆盖误差、由显影工艺和/或蚀刻工艺(诸如改变蚀刻偏压)引起的临界尺寸变化、其他工艺变化、或它们的组合。当分解的图案布局10用于形成集成电路器件时，由图1A所示MPT方法引起的失配敏感部件(部件12和部件18，部件14和16)会由此导致集成电路器件性能劣化。例如,如果匹配敏感部件表示集成电路器件的有源区域并且匹配敏感部件被分配给不同掩模，则处理期间的蚀刻偏压差会导致有源区域的变化宽度，并由此导致不同的饱和电流。为了解决与图1A所示MPT方法相关联的问题，图1B所示的MPT方法在着色和将图案布局10分解为多于一个的掩模之前识别图案布局10的匹配敏感部件。例如，MPT方法将部件12和部件18识别为匹配敏感部件，并且部件14和部件16被识别为匹配敏感部件。在所示实施例中，匹配敏感部件的每个集合都预分配两种颜色中的一种(颜色A或颜色B)。可选地，根据多少图案布局10将被分裂(分解)，图案布局10的匹配敏感部件可以分配三种颜色、四种颜色或者任何其他数量的颜色。在又一可选实施例中，可以对图案布局10的匹配敏感部件的分配进行加密。例如，图案布局10可以分裂(分解)为多组颜色，其中，每组都包括分配给其的一种或多种颜色，使得图案布局10的匹配敏感部件可以分配属于相同组的不同颜色。通过本公开预期图案分配的其他变化，只要匹配敏感部件被识别即可。在所示实施例中，部件12和部件16预分配由颜色指示器20表示的颜色A，并且部件14和部件18预分配由颜色指示器22表示的颜色B。在识别匹配敏感部件并预分配颜色之后，传统的MPT方法可以对图案布局10的部件分配两种颜色中的一种。在所示实施例中，MPT方法自动地向匹配敏感部件分配它们预分配的颜色，并且可以随机地向图案布局10的其他部件(换句话说，不是匹配敏感的部件)分配两种颜色中的一种。由此，着色图案布局包括着有相同颜色(颜色A)的部件12和18以及着有相同颜色(颜色B)的部件14和16。在另一实例中，匹配敏感部件12和18以及匹配敏感部件14和16被简单识别为匹配敏感部件，使得MPT方法自动地向匹配敏感部件的每个集合(部件12和18以及部件14和16)分配相同颜色，而向其他部件分配不是匹配敏感部件的颜色。因此，不要求“颜色指示器”，只要匹配敏感部件在着色之前被识别即可。在着色之后，相同颜色的各种部件12、14、16、和18之间的间隔符合设计规则(诸如间隔和间距设计规则)，由此图案布局10被分解为两个掩模，其中，分配颜色A的部件(这里为部件12和18)形成在第一掩模上，并且分配颜色B的部件(这里为部件14和16)形成在第二掩模上。匹配敏感部件12和18由此形成在相同掩模上，并且匹配敏感部件14和16由此形成在相同掩模上。定义在第一和第二掩模上的部件12、14、16和18表不图案布局10。然后，在集成电路器件制造期间，蚀刻掩模在光刻工艺(没有特定顺序)中用于将图案布局10的图像印刷到抗蚀剂层中，使得图案布局10可以转印并形成在集成电路器件的晶片上。因此，两个光刻工艺用于将图案布局10的部件12、14、16和18转印至晶片，例如，第一光刻工艺使用第一掩模，第二光刻工艺使用第二掩模。在所示实施例中，形成在相同掩模上的匹配敏感部件12和18形成在相同光刻工艺中，形成在相同掩模上的匹配敏感部件14和16形成在相同光刻工艺中。这可`以使得匹配敏感部件12和18与匹配敏感部件14和16之间的性能变化最小。这还可以保持匹配敏感部件12和18与匹配敏感部件14和16之间的对称。图2是根据本公开各个方面的用于分解设计布局的多重图案化技术方法50的流程图。方法10开始于块52，其中，接收具有多个部件的图案布局。图案布局可以表示将被制造的集成电路器件。在一个实例中，图案布局识别多个部件的匹配敏感部件。在一个实例中，掩模室(mask house)接收来自设计室(design house)的图案布局。在块54中，多个部件的每一个都着有至少两种颜色中的一种，从而形成着色图案部件。多个部件的匹配敏感部件着有相同颜色。可以执行设计规则检测以确保相同颜色的部件符合用于集成电路器件的各种设计规则。然后，在块56中，利用着色图案布局的部件生成至少两个掩模。每个掩模都包括单种颜色的部件。例如，如果着色图案布局的部件着有第一颜色和第二颜色中的一种，则制造具有第一颜色的部件的第一掩模和具有第二颜色的部件的第二掩模。这种掩模可用于在集成电路器件的晶片中形成图案布局的多个部件。可以在方法50之前、期间、和之后提供附加步骤，并且对于方法的其他实施例，可以替换或消除所描述的一些步骤。与图1B相关联的讨论实施方法50以分解图案布局10，并且以下讨论示出了根据图2的方法50分解设计布局的各种实施例。图3A和图3B部分或整体地示出了根据本公开各个方面的集成电路器件的图案布局。在所示实施例中，图3A示出了图案布局100A，其包括相邻的六晶体管(6-T)单端口静态随机存取存储器(SRAM)单元(单元A和单元B)。每个单元(单元A和单元B)都具有旋转对称图案，意味着每个单元的部件都相对于中心点对称。例如，单元A和单元B包括指定为0D1、0D2、0D3、和0D4的有源区域以及指定为Gl、G2、G3、和G4的栅极结构，其中，单元A和单元B的有源区域和栅极结构旋转对称。栅极结构设置在有源区域的上方，并且有源区域可以包括源极区域、漏极区域、和沟道区域。栅极结构和有源区域被配置为形成单元A和单元B的各种晶体管。例如，SRAM单元A和SRAM单元B都包括上拉晶体管PUl和PU2、下拉晶体管PDl和TO2、以及传导栅晶体管PGl和PG2。PUl通过栅极结构G2和有源区域ODl形成，其包括用于PUl的源极区域、漏极区域、和沟道；PU2通过栅极结构Gl和有源区域0D2形成，其包括用于PU2的源极区域、漏极区域、和沟道；PD1通过栅极结构G2和有源区域0D3形成，其包括用于PDl的源极区域、漏极区域、和沟道；PD2通过栅极结构G2和有源区域0D3形成，其包括用于PD2的源极区域、漏极区域、和沟道；PG1通过栅极结构G3和有源区域0D3形成，其包括用于PGl的源极区域、漏极区域、和沟道；以及PG2通过栅极结构G3和有源区域0D3形成，其包括用于PG2的源极区域、漏极区域、和沟道。在图3B中，图案布局100A可以减小为图案布局100B，其仅包括SRAM单元的有源区域ODl、0D2、0D3、和0D4。图案布局100B可用于形成在晶片上形成有源区域001、002、003、和0D4的光刻工艺使用的至少两个掩模。由于有源区域ODl和0D2用于形成上拉晶体管PUl和PU2 (将类似地执行)，期望有源区域ODl的特性基本上类似于有源区域0D2的特性。此外，由于有源区域0D3和0D4用于形成下拉晶体管PDl和PD2 (将类似地执行)和传导栅晶体管PGl和PG2 (将类似地执行)，期望有源区域0D3的特性基本上类似于有源区域0D3的特性。因此，ODl和0D2被识别为匹配敏感部件(由实线箭头指定)，并且0D3和0D3被识别为匹配敏感部件(由虚线箭头指定)。匹配敏感部件的每个集合(0D1和0D2，0D3和0D4)预期形成在相同光刻工艺中以使匹配敏感部件集合的器 件性能特性的变化最小。这可以确保每个SRAM单元(单元A和单元B)的最佳性能，诸如改进的Vccmin (用于SRAM的最小电源电压以在指定频率约束下安全地读取和写入)。以下讨论描述应用于图3A和图3B所示6_T单端口 SRAM的各种MPT方法。6_Τ单端口 SRAM仅用作实例，并且本文所公开的应用不限于存储单元器件，但是可以进一步应用于任何匹配敏感集成电路器件，诸如读出放大器。图4Α示出了在应用图1A所示MPT方法之后的图案布局100Β，以及图4Β示出了在应用图1B所示MPT方法之后的图案布局100Β。在图4Α中，在图1A所示MPT方法之后，通过随机地向图案布局100Β的每隔一个部件分配两种颜色中的一种，有源区域0D2和0D3指定单元A中的颜色Α，有源区域ODl和0D4指定单元A中的颜色B，有源区域0D2和0D3指定单元B中的颜色B，以及有源区域ODl和0D4指定单元B中的颜色Α。单元A的有源区域0D2和0D3以及单元B的有源区域ODl和0D4由此形成在第一掩模上，以及单元B的有源区域ODl和0D4以及单元B的有源区域0D2和0D3由此形成在第二掩模上。对于单元A和单元B，这导致匹配敏感部件ODl和0D2形成在不同的光刻工艺中，以及匹配敏感部件0D3和0D4形成在不同的光刻工艺中。此外，单元A和单元B中的对应部件(诸如有源区域0D4)形成在不同的光刻工艺中。由于不同的光刻工艺可具有工艺变化，所以有源区域ODl和0D2的最终特性不被优化，意味着有源区域ODl和0D2的这种特性可以相互变化，并且有源区域0D3和0D4的最终特性不被优化，意味着有源区域0D3和0D4的这种特性可以相互变化。此外，如果期望单元A和单元B中的对应部件基本上类似执行(诸如有源区域0D4)，则图1A所示MPT方法使得这种部件形成在不同的光刻工艺中，这可以引入性能变化。 相反，在图4B中，在图1B所示MPT方法之后，由于匹配敏感部件已经被识别，所以MPT方法自动地向匹配敏感部件的每个集合分配相同颜色。通过自动地向匹配敏感部件的每个集合分配相同颜色，有源区域ODl和0D2指定为颜色B，有源区域0D3和0D4指定为颜色A，使得有源区域ODl和0D2形成在第一掩模上，以及有源区域0D3和0D4形成在第二掩模上。这使得匹配敏感部件ODl和0D2形成在相同光刻工艺中，并且匹配敏感部件0D3和0D4形成在相同光刻工艺中。此外,在所示实施例中，单元A和单元B中的对应部件(诸如有源区域0D4)形成在相同光刻工艺中。匹配敏感有源区域的器件性能特性的变化由此被最小化，这会导致每个SRAM单元的整体改进器件性能。此外，掩模制备时间可以显著减小，因为匹配敏感部件被自动地指定相同颜色，然后掩模制备简单地花费向不是匹配敏感的部件分配各种颜色的时间。图5A至图分别部分或整体地不出根据本公开各个方面的图4A和图4B的集成电路器件的各种图案布局100C、100D、100EJP 100F。例如，在图5A中，图案布局100C包括图4A中的图案布局100A的相邻SRAM单元A和B。图案布局100C还包括设置在单元A和B上方的基础金属层(MO)，也称为接触层。基础金属层(MO)是集成电路器件的多层互连结构的一部分。基础金属层(MO)将SRAM单元A和B的各种晶体管布线为位线BL、位线BLB、字线WL、电源电压线Vdd、和/或电源电压线Vss。在所示实施例中，基础金属层(MO)包括与有源区域(M0_0D)耦合的金属部分和与栅极结构(M0_G)耦合的金属部分。一些金属部分用于将各种晶体管互连至位线BL、位线BLB、字线WL、电源电压线Vdd、和/或电源电压线Vss0在图5B中，图案布局100D包括通过通孔/接触(VO)与第一金属层(Ml)互连的图5A所示基础金属层(MO)。第一金属层(Ml)和通孔/接触(VO)为多层互连结构的一部分。第一金属层(Ml)包括位线BL、电源电压线Vdd、和位线BLB。第一金属层(Ml)还包括与字线Wl和电源电压线Vss的互连。在图5C中，图案布局100E包括通过通孔/接触(Vl)与第二金属层(M2)互连的图5B所示第一金属层(Ml)。第二金属层(M2)和通孔/接触(Vl)为多层互连结构的一部分。第二金属层(M2)包括电源电压线Vss和字线WL。在图中，集成电路器件的图案布局100F减小为第一金属层(M1)，其包括位线BL、位线BLB、电源电压线Vdd、和与字线Wl和电源电压线Vss的各种金属互连件。这种第一金属层(Ml)对图案布局100F分解(分裂)为多个掩模时可产生的工艺变化敏感，以形成集成电路器件的第一金属层(Ml)。例如，第一金属层(Ml)(具体地，位线BL、位线BLB、和电源电压线Vdd)经由基础金属层(MO)布线至SRAM单元A和B的有源区域和栅极结构；以及第一金属层(Ml)(具体地，各种金属互连)将SRAM单元A和B的有源区域和栅极结构布线至第二金属层(M2)(具体地，字线WL和电源电压线Vss)。第一金属层(Ml)的覆盖和对称可由此影响器件性能。因此，第一金属层(Ml)可以得益于使用图1B所示MPT方法的分解。图6A示出了应用图1B所示MPT方法之后的图案布局100F，图6B示出了应用图1A所示MPT方法之后的图案布局100F。在图6A中，在图1B所示的MPT方法之后，由于匹配敏感部件已经被识别，所以MPT方法自动地向匹配敏感部件的每个集合分配相同颜色。例如，在所示实施例中，位线BL和电源电压线Vdd、以及位线BLB被指定为匹配敏感部件。这种部件为匹配敏感的，因为从每个单元A和单元B的晶体管向对应位线BL、电源电压线Vdd、和位线BLB的布线质量可以影响集成电路器件的性能。位线BL、电源电压线Vdd、和位线BLB的对称也影响集成电路器件的性能。此外，针对第二金属层(M2)对SRAM单元A和B的有源区域和栅极结构进行布线的各种金属互连的对称和放置可以影响集成电路器件的性能。这里，通过自动地向匹配敏感部件的每个集合分配相同颜色，位线BL、电源电压线Vdd、和位线BLB指定颜色A，使得有源区域ODl和0D2形成在第一掩模(掩模I)上。此外，针对第二金属层(M2)对单元A和B的有源区域和栅极结构进行布线的各种金属互连指定颜色B，使得各种金属互连形成在第二掩模(掩模2)上。这导致匹配敏感部件的每个集合都形成在相同光刻工艺中。在用于在集成电路器件的晶片的抗蚀剂层中形成图案布局100F的各种部件的光刻工艺期间，可以以任何顺序使用掩模I和掩模2。由此使得图案布局100F的各种匹配敏感部件的放置/布线的变化最小化,这可以产生每个SRAM单元的整体改进的器件性能。此外，掩模制备时间可以显著减少，因为匹配敏感部件被自动地指定相同颜色，然后掩模制备简单地花费向不是匹配敏感的部件分配各种颜色的时间。相反，在图6B中，在图1A所示MPT方法之后，通过随机地向图案布局100F的每隔一个部件分配两种颜色中的一种，位线BL、位线BLB、和各种金属互连部件中的一些被指定颜色A，电源电压线Vdd和各种金属互连部件中的一些被指定颜色B。位线BL、位线BLB、和各种金属互连部件中的一些由此形成在第一掩模(掩模I)上，以及电源电压线Vdd和各种金属互连部件中的一些由此形成在第二掩模(掩模2)上。对于单元A和单元B，这导致匹配敏感部件形成在不同光刻工艺中。由于不同的光刻工艺可具有工艺变化，所以所得到的匹配敏感部件的放置/布线和特性没有优化，使得所得到的集成电路器件的性能被优化。当考虑到使用每个掩模的光刻工艺的覆盖时，这种工艺变化尤其明显。
图7A示出了应用图1B所示MPT方法之后的图案布局100F以及考虑可在处理期间产生的覆盖问题，图7B示出了应用图1A所示MPT方法之后的图案布局100F以及考虑可在处理期间产生的覆盖问题。在图7A和图7B中，图案布局100F分配与分别在图6A和图6B所示图案布局100F相同的颜色。当图7A和图7B的对应掩模I/掩模2组合(分别参见图6A和图6B的掩模I/掩模2组合)在多于一个光刻工艺中用于形成图案布局100F，覆盖误差应该被考虑。覆盖误差被定义为图案布局的部件相对于部件的预期位置的实际位置之差。这种覆盖误差可以源于光刻工艺所使用的光刻装置中的对准问题和/或光学误差。这种覆盖误差还可以源于其他处理因素。在所示实施例中，图7A和图7B左侧的图案布局示出了图案布局100F的部件的预期位置，右侧的图案布局100F示出了考虑覆盖问题时图案布局100F的部件的实际位置。例如，分配颜色A的图案布局100F的部件偏移到右侧，以及指定颜色B的图案布局100F的部件偏移到左侧。在图7A中，在根据图1B所示MPT方法图案布局100F被着色并分配掩模的情况下，匹配敏感部件类似地进行偏移，因为这种匹配敏感部件形成在相同的光刻工艺中。更具体地，位线BL、电源电压线Vdd、和位线BLB都向右偏移相同距离，以及各种金属互连部件都向左偏移相同距离。位线BL、电源电压线Vdd、和位线BLB由此保持为相对于彼此基本上对称。相反，在图7B中，在根据图1A所示MPT方法的图案布局IOOF被着色并分配掩模的情况下，匹配敏感部件没有类似地进行偏移，因为这种匹配敏感部件形成在不同的光刻工艺中。更具体地，位线BL和位线BLB向右偏移，以及电源电压线Vdd向左偏移。类似地，一些金属互连部件向右偏移，以及一些金属互连部件向左偏移。各种匹配敏感部件由此不与图7A所示图案布局100F对称。此外,注意，当考虑覆盖时，图7A中实现的最终图案布局100F比图7B中的最终图案布局100F更加类似于实际的图案布局100F。因此，通过实施考虑匹配敏感部件的MPT方法，更好地保持和匹配各种部件的布线和放置。图8A示出了应用图1B所示MPT方法之后以及考虑可在处理期间产生的覆盖问题的图案布局100F，以及图8B示出了应用另一MPT方法之后以及考虑可在处理期间产生的覆盖问题的图案布局100F。在图8A中，图案布局100F分配与图7A所示图案布局100F相同的颜色，以及考虑覆盖问题的最终图案布局100F与图7B所示相同。在图8B中，MPT方法分配图案布局100F并进行着色，使得着色图案布局100F显示出对称图案分配。更具体地，电源电压线Vdd、位线BL、和各种金属互连部件被分配颜色A ;以及位线BL和各种金属互连部件被分配颜色B。当考虑覆盖时，匹配敏感部件没有类似地进行偏移，因为这种匹配敏感部件形成在不同的光刻工艺中。更具体地，位线BL向左偏移，以及位线BLB和电源电压线Vdd向右偏移。类似地,一些金属互连部件向右偏移，以及一些金属互连部件向左偏移。因此，图8B所示图案布局100F中的各种匹配敏感部件不与图8A所示图案布局100F对称。此夕卜，注意，当考虑覆盖时，图8A中实现的最终图案布局100F比图8B中的最终图案布局100F更加类似于实际的图案布局100F。因此，通过实施考虑匹配敏感部件的MPT方法，更好地保持和匹配各种部件的布线和放置。所公开的MPT方法(追求包括相同光刻工艺中的匹配敏感部件)可以提供图案布局的各种部件的再布线。例如，图9示出了再布线之前和之后的图案布局100F，其中，与电源电压线Vss相关联的各种金属互连部件(可称为电源电压Vss岛)在与位线BL相同的方向上进行再布线，使得电源电压线Vss形成在与位线BL、电源电压线Vss、和位线BLB相同的光刻工艺中。可以执行这种再布线，其中，单元A和单元B具有更小的允许间距。在该可选实施例中，当与位线BL和BLC的布线比较时，字线随后可通过更低或更高的金属层进行布线。因此，各种图案布局可以被再布线以确保匹配敏感部件形成在相同的光刻工艺中。本公开提供了用于分解图案布局的各种多重图案化技术方法和用于实施这种方法的系统。这种方法识别图案布局的匹配敏感部件，使得匹配敏感部件形成在相同光刻工艺中。这可以减小类似器件的布线路径和/或器件特性的变化，这可以改进整体的器件性能。在一个实例中，识别集成电路器件的图案布局的匹配敏感部件，使得匹配敏感部件被自动分配相同颜色，并且不是匹配敏感部件的部件随后基于适当的多重图案化技术方法来分配颜色。通过识别匹配敏感部件，可以显著减少掩模制造时间。不同的实施例可具有不同的优点，并且对于任何实施例不需要要求特定优点。本公开可以采用整体硬件实施例、整体软件实施例、或者包含硬件和软件元件的实施例的形式。在一个实例中， 电子设计自动化(EDA)装置可以实施本文所描述的方法。此夕卜，本公开的实施例可以采用可从实际计算机可用或计算机可读介质(提供被计算机或任何指令执行系统使用或者与计算机或任何指令执行系统相关的程序码)接入的计算机程序产品的形式。为了描述的目的，实际计算机可用或计算机可读介质可以为可包含、存储、通信、传播或传送被指令执行系统、装置或设备使用或者与指令执行系统、装置或设备相关的程序的任何装置。介质可以为电、磁、光、电磁、红外、半导体系统(或装置或设备)或传播介质。本公开提供了许多实施例。在一个实例中，一种方法包括接收具有多个部件的图案布局；使多个部件的每一个着有至少两种颜色中的一种，从而形成着色图案布局，其中，着色的步骤包括使匹配敏感部件着有相同颜色；以及利用着色图案布局的部件制造至少两个掩模，其中，每个掩模都包括单种颜色的部件。使匹配敏感部件着有相同颜色的步骤包括识别具有相同器件性能特性的多个部件中的至少两个；以及使具有相同器件性能特性的多个部件中的至少两个着有相同颜色。器件性能特性可以为阈值电压、饱和电流、泄漏电流、寄生电容、寄生电阻及其组合中的一种。使匹配敏感部件着有相同颜色的步骤包括识别具有对称布线路径的多个部件中的至少两个；以及使具有对称布线路径的多个部件中的至少两个着有相同颜色。该方法可进一步包括在对多个部件的每一个进行着色的步骤之前识别多个部件的匹配敏感部件。在着色的步骤之前识别多个部件的匹配敏感部件可包括从应该在相同光刻工艺中形成的多个部件中识别部件。该方法可进一步包括对着色图案布局执行设计规则检测。该方法可进一步包括利用至少两个掩模中的每一个对抗蚀剂层执行光刻工艺，使得具有多个部件的图案布局被转印至抗蚀剂层。该方法可进一步包括将具有多个部件的图案布局从抗蚀剂层转印至晶片，抗蚀剂层被设置在晶片的上方。在其他实例中，一种方法包括接收具有多个部件的集成电路器件的图案布局，其中，识别多个部件的匹配敏感部件集合；使多个部件的每一个着有至少两种颜色中的一种，从而形成着色图案布局，其 中，着色的步骤包括使每一个匹配敏感部件着有相同颜色；以及利用着色图案布局的部件制造至少两个掩模，其中，每个掩模都包括单种颜色的部件。匹配敏感部件集合是在相同光刻工艺中形成的部件的集合。匹配敏感部件集合是具有相同器件性能特性的部件的集合。该方法可进一步包括验证着色图案布局中着有相同颜色的部件符合设计规则。在一个实例中，接收图案布局，其中，识别多个部件的匹配敏感部件集合，包括接收静态随机存取存储器(SRAM)单元的图案布局，静态随机存取存储器单元包括第一有源区域、第二有源区域、第三有源区域、和第四有源区域、位线BL、电源电压线Vdd和位线BLB，其中，第一和第二有源区域分别与第一上拉晶体管和第二上拉晶体管相关联，第三和第四有源区域与第一下拉晶体管和第二下拉晶体管相关联。位线BL、电源电压线Vdd、和位线BLB被识别为第一匹配敏感部件集合；第一有源区域和第二有源区域被识别为第二匹配敏感部件集合；以及第三有源区域和第四有源区域被识别为第三匹配敏感部件集合。利用着色图案布局的部件制造至少两个掩模可包括制造具有位线BL、电源电压线Vdd和位线BLB的掩模。该方法可进一步包括使用具有位线BL、电源电压线Vdd和位线BLB的掩模形成SRAM单元，使得SRAM单元的位线BL、电源电压线Vdd和位线BLB形成在相同光刻工艺中。利用所述着色图案布局的部件制造至少两个掩模，其中，每个掩模都包括单种颜色的部件，可包括制造具有第一有源区域和第二有源区域的第一掩模；以及制造具有第三有源区域和第四有源区域的第二掩模。该方法可进一步包括使用第一掩模和第二掩模形成SRAM单元，使得SRSM单元的第一和第二有源区域形成在相同光刻工艺中，并且SRAM单元的第三和第四有源区域形成在相同光刻工艺中。在一个实例中，一种装置包括计算机可读介质，存储用于被至少一个计算机处理器执行的多个指令，其中，指令用于接收具有多个部件的图案布局；使多个部件的每一个着有至少两种颜色中的一种，从而形成着色图案布局，其中，着色的步骤包括使匹配敏感部件着有相同颜色；以及利用着色图案布局的部件制造至少两个掩模，其中，每个掩模都包括单种颜色的部件。接收图案布局可包括接收识别匹配敏感部件的图案布局。前面概述了多个实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该意识到，他们可以容易地将本公开用作用于设计或修改用于执行与本文引入实施例相同的目的和/或实现相同优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效构造不背离本公开的精神和范围，并且他们可以进行各种改变、替换和修改而不背离本公开的精神和范围。
权利要求
1.一种方法，包括 接收具有多个部件的图案布局； 使所述多个部件的每一个着有至少两种颜色中的一种，从而形成着色图案布局，其中，着色的步骤包括使匹配敏感部件着有相同颜色；以及 利用所述着色图案布局的部件制造至少两个掩模，其中，每个掩模都包括单种颜色的部件。
2.根据权利要求1所述的方法，其中，使所述匹配敏感部件着有相同颜色的步骤包括 识别具有相同器件性能特性的所述多个部件中的至少两个；以及 使具有所述相同器件性能特性的所述多个部件中的所述至少两个着有相同颜色。
3.根据权利要求2所述的方法，其中，所述器件性能特性为阈值电压、饱和电流、泄漏电流、寄生电容、寄生电阻、及其组合中的一种。
4.根据权利要求1所述的方法，其中，使所述匹配敏感部件着有相同颜色的步骤包括 识别具有对称布线路径的所述多个部件中的至少两个；以及 使具有所述对称布线路径的所述多个部件中的所述至少两个着有相同颜色。
5.根据权利要求1所述的方法，其中，使所述匹配敏感部件着有相同颜色的步骤包括 识别作为相同器件部件的所述多个部件中的至少两个；以及 使作为所述相同器件部件的所述多个部件中的所述至少两个着有相同颜色。
6.根据权利要求1所述的方法，还包括在对所述多个部件的每一个进行着色的步骤之前识别所述多个部件的匹配敏感部件。
7.根据权利要求6所述的方法，其中，在着色的步骤之前识别所述多个部件的匹配敏感部件包括从应该在相同光刻工艺中形成的所述多个部件中识别部件。
8.根据权利要求1所述的方法，还包括对所述着色图案布局执行设计规则检测。
9.一种方法，包括 接收具有多个部件的集成电路器件的图案布局，其中，识别所述多个部件的匹配敏感部件集合； 使所述多个部件的每一个着有至少两种颜色中的一种，从而形成着色图案布局，其中，着色的步骤包括使每一个匹配敏感部件着有相同颜色；以及 利用所述着色图案布局的部件制造至少两个掩模，其中，每个掩模都包括单种颜色的部件。
10.一种装置，包括 计算机可读介质，存储用于被至少一个计算机处理器执行的多个指令，其中，所述指令用于 接收具有多个部件的图案布局； 使所述多个部件的每一个着有至少两种颜色中的一种，从而形成着色图案布局，其中，着色的步骤包括使匹配敏感部件着有相同颜色；以及 利用所述着色图案布局的部件制造至少两个掩模，其中，每个掩模都包括单种颜色的部件。
全文摘要
本公开提供了多重图案化技术方法和系统的许多不同实施例。示例性方法包括接收具有多个部件的图案布局；使多个部件的每一个着有至少两种颜色中的一种，从而形成着色图案布局，其中，着色包括使匹配敏感部件着有相同颜色；以及利用着色图案布局的部件制造至少两个掩模，其中，每个掩模都包括单种颜色的部件。
文档编号H01L21/027GK103065947SQ201210124960
公开日2013年4月24日 申请日期2012年4月25日 优先权日2011年10月18日
发明者张峰铭, 杨昌达, 王屏薇, 曹敏 申请人:台湾积体电路制造股份有限公司