专利名称：形成半导体器件的方法
技术领域：
本发明涉及制造集成电路的方法。更具体地其涉及制造半导体器件中的互连结构的方法。
背景技术：
由于半导体器件不断增长的小型化，互连介电膜中需要更低的电阻和电容，这导致了使用铜，而非铝，以形成互连和通孔。鉴于干刻蚀铜的难度，当那些结构由铜形成时，典型地使用双嵌入工艺。
随着互连的线宽持续减小，需要采取额外的措施以确保包括沟槽和通孔的嵌入互连的可靠性。Brain 等人的 “Low_k Internect Stack witha Novel Self-Aligned ViaPatterning Process for 32nm High VolumeManufacturing，，IITC2009,章节 13. I (第249-251页)中公开了一种用于在互连叠层中形成最紧密的节距(pitch)层的硬掩膜工艺，以实现自对准通孔(SAV)的制造。在这种和其他常规的双嵌入工艺中，首先在ILD中形成通孔，随后是沟槽，以及然后是用金属性的Cu阻挡层进行衬垫以及然后用块Cu填充通孔和沟槽，随后是平坦化。美国专利No. 7067919公开了一种嵌入互连方法，其中具有沟槽图案的金属掩膜形成在重叠在互连膜上的氧化膜上。通孔图案定义在重叠在该金属掩膜上的光刻胶层中，且刻蚀该互连膜以形成通孔。形成通孔之后，去除光刻胶膜且使用该金属掩膜形成沟槽，随后用铜填充该沟槽和通孔。美国专利No. 7524752公开了形成沟槽和通孔之后去除金属掩膜、用金属填充沟槽和通孔以及随后的化学机械抛光(CMP)。如果在填充沟槽和通孔之后由CMP去除该金属掩膜，那么可能发生的尺寸变化据称会减小。但是，本发明人发现这些技术有各种问题。低k膜典型地用于互连介电层以减小不必要的层间电容。另一方面，使用金属掩膜用于形成诸如通孔或穿通孔或沟槽的开口，以使特征自对准。但是，当使用金属掩膜形成精细图案时，低k膜和金属掩膜之间存在应力差异，导致这些层的界面之间的应变，且使得难以获得期望的具有高精度的图案。
发明内容
本发明提供用于制造半导体器件的新方法，其中第一图案形成在金属膜和其下面的介电层中，其中金属膜和其下面的介电层覆在绝缘层上，绝缘层在半导体衬底上。第二图案形成在绝缘层中，第二图案至少部分地由位于金属膜和介电层上的第一掩膜定义。然后去除金属膜，以及使用介电层作为第二掩膜将第一图案转移至绝缘层。优选地第一图案延伸进入绝缘层至与绝缘层中的第二图案不同的深度。优选实施例中，第二图案由掩膜和金属膜中的第一图案的重叠轮廓定义。第一掩膜可包括光刻胶图案层。第一图案优选地包括大体上互相平行布置的一系列拉长的开口，与形成在绝缘层中的沟槽相对应。第二图案优选地包括与穿过绝缘层所形成的通孔相对应的开口阵列。在这样的实施例中，第一图案转移至绝缘层作为一系列深度小于绝缘层的厚度的沟槽，以及第二图案形成在绝缘层中作为优选地穿过整个绝缘层的通孔阵列。优选地，然后通过嵌入方法以铜填充根据本发明这些实施例形成的沟槽和通孔。
在阅读下面参考附图给出的本发明优选实施例的具体描述之后，本发明其它的目标、特征和优势将更加显著，在附图中图IA和IB分别是通过根据本发明方法的优选实施例的第一工艺阶段的半导体器件的截面和顶视图；图2A和2B分别是通过图IA和IB的半导体器件在后续工艺阶段的截面和顶视图； 图3A和3B分别是通过图2A和2B的半导体器件在后续工艺阶段的截面和顶视图；图4A和4B分别是通过图3A和3B的半导体器件在后续工艺阶段的截面和顶视图；图5A和5B分别是通过图4A和4B的半导体器件在后续工艺阶段的截面和顶视图；图6A和6B分别是通过图5A和5B的半导体器件在后续工艺阶段的截面和顶视图；图7A是通过图6A的半导体器件在后续工艺阶段的截面视图；图7B是通过图7A的半导体器件在后续工艺阶段的截面视图；图8是根据本发明实施例的半导体器件的总体截面示意图；图9A-9D示出可以在本发明的优选实施例中使用的示例材料的化学结构式；图10示出可以在本发明的优选实施例中使用的进一步的示例材料的化学结构式；图IlA和IlB概念性地示出通过本发明的优选实施例可达到的改进的尺寸容许量;图12A和12B是图IlA和IlB相应的实验结果图；以及图13示出根据本发明的实施例，相对于常规技术测得的刻蚀选择性。
具体实施例方式现在这里将参考示意性的实施例描述本发明。本领域技术人员会意识到使用本发明教导可以实现许多替代实施方式，并且本发明不限于用于解释目的的示例性实施例。在图Ia中，绝缘层173已经被形成在衬底100之上，且介电层175形成在绝缘层173上。金属膜178形成在介电层175上，以及覆盖金属膜178的是光刻胶三重掩膜，光刻胶三重掩膜由光刻胶层188、SiARC层184(Si基抗反射涂层)或LTO(低温氧化硅)和有机层181组成，有机层181优选是有机平坦化层(OPL)，其用作不暴露的抗蚀剂。如图Ib中所示，光刻胶层188具有沟槽图案，图案中的开口暴露下面的SiARC层184。在此例中，上述互连层下面的半导体器件是晶体管110，其包括形成在例如硅衬底的衬底100上的器件隔离区106、绝缘层130和接触孔135。另一包括互连165的互连层160可在绝缘层130上。蚀刻停止膜170，例如含硅和氮的膜，形成在互连层160上。绝缘层173形成在蚀刻停止膜170上。介电层175和金属膜178以此顺序作为硬掩膜层形成在绝缘层173上。绝缘层173可包括多孔的SiOCH材料。优选地使用SiO2作为介电层175，虽然SiC、SiN或SiCN也可用于形成介电层175。金属膜178可包括TiN、TaN或WN。因为当形成掩膜时，期望选择性地从绝缘层173去除此介电层175，所以在绝缘层173中的碳含量可大于40原子百分比，如图13中所示。 现在看图2A和2B，通过光刻胶掩膜188干刻蚀Si-ARC层184、OPL层181、金属膜178和介电层175以暴露绝缘层173。通过例如灰化去除残留的三重掩膜层后，金属膜178和下面的介电层175现在具有从掩膜188转移的图案，通过沟槽开口暴露下面的绝缘层173(参见图2B)。当金属膜178包括TiN、TaN或WN时，碳氟化物基气体，诸如CF4/C4F8/Ar/N2/C0，优选地用于刻蚀金属膜178。根据本实施例，通过选择材料和刻蚀条件，绝缘层173和介电层175之间的干刻蚀选择性被控制在5-20的范围内。当介电层175由SiO2组成时，用于刻蚀该介电层的主要刻蚀气体选自02、N2, H2,N2/H2、NH3、C0和C02。为了避免残留SiO，优选地在主要刻蚀气体中增加至少一种选自chf3、CH2F2、C4F8、CHF3、CF3I、CF4和NF3的额外气体。额外气体与主要气体的比例可为0_20体积0A，优选5-10体积％。为了实现高选择性，优选地在此刻蚀步骤使用02/CH2F2。为了减小对绝缘层173的损伤，优选地在此刻蚀步骤使用N2/CH2F2、N2/H2/CH2F2或C02/C0/CH2F2。当介电层175由SiC、SiN或SiCN组成时，用于SiO2的相同气体可被使用。也可使用选自o2/c4f8、n2/c4f8、n2/h2/c4f8和co2/co/c4f8的刻蚀气体。可作为额外气体的C4F8以0-20体积％的量添加。可添加Ar以产生等离子体。刻蚀腔的压强优选地设置为大约6. 7Pa(50mT)以及偏置功率优选地设置为例如大约500W的源功率和大约100W的偏置功率。然后，如图3A和3B中所示，执行通孔光刻。三层通孔掩膜由形成在金属膜/掩膜178上的新的OPL层182、新的SiARC层185和新的抗蚀剂膜189组成。如图3B中所示，抗蚀剂膜189具有定义通孔图案的开口，其暴露下面的SiARC层185。图3B中的虚线示出在金属掩膜178和介电层175中的下层沟槽开口的位置，从中可看出要形成在绝缘层173中的通孔将部分地由光刻胶掩膜189定义以及部分地由沟槽硬掩膜178/175定义，这改进了通孔与沟槽的自对准。结合沟槽光刻，然后干刻蚀上述的通孔三重掩膜。但是，在此步骤中，连续刻蚀直到实际上形成延伸穿过介电层173且到达刻蚀停止层170的通孔190，如图4A中所示。通过灰化去除残留的光刻胶189、SiARC层185和OPL层182之后，图4B再次是金属膜178的平面视图，但是现在通过其开口可看见部分地被刻蚀的绝缘层173以及在通孔190的底部暴露的刻蚀停止层170的区域。在根据本发明实施例工艺的此阶段，通过干刻蚀或湿刻蚀从介电层175上去除了金属层178，如图5A和5B中所示。转移至金属层178的沟槽图案被保留在介电层175中，如图5B中所示，但是沟槽自身尚未形成在绝缘层173中。Cl2可用作刻蚀气体以从介电层175上去除金属膜178，因为当TiN用作金属膜178时Cl2具有对金属膜的良好的选择性。可选地或者额外地，当TiN用作金属膜178时，H2O2或H2O2和碱性添加剂的混合溶液可用作湿法刻蚀溶液。参考图6A和6B，采用介电层175作为掩膜，然后沟槽186形成在绝缘层173中。此刻蚀也用于去除在通孔190的底部暴露的蚀刻停止膜170，以露出下层互连165。沟槽186和通孔190因此对准，如图6B所示。当金属膜178由干法刻蚀来刻蚀时，从光刻胶188的图案化步骤到在绝缘层173中的沟槽的形成，可在相同的干刻蚀腔中执行上述工艺。但是，也可使用具有多个腔的设备，器件在光刻胶188的图案化和在绝缘层173中的沟槽图案的形成的各步骤之间传输。
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在绝缘层173中形成沟槽186之后，可用常规的清洁溶液如稀释的氢氟酸或有机胺溶液执行湿法清洁工艺。接着，如图7A所示，如TaN的阻挡膜177形成在绝缘层173上。然后，例如通过接下来的种子(seed)金属电镀PVD形成优选为Cu的金属层180，以及通过CMP去除多余的金属膜，如图7B所示。图8示意性地描绘了可通过根据本发明的方法形成的整体半导体器件。描绘了多个互连155，每一个由形成在绝缘层173中的至少一个通孔140和至少一个沟槽150组成。下一个互连层包括形成在绝缘层173上的蚀刻停止层192和绝缘层194 (在形成互连155之后)。互连196以与互连155相同的方式形成在绝缘层194中。在图8中示出的具有多层互连的半导体器件通过重复地形成上述的互连而形成。图9A-9D示出了形成多孔材料的示例性化合物，其适于用作绝缘层173、194等。这些化合物是环状的有机硅氧烷。也可使用MPS(分子多孔硅化物)，其是由环状的有机硅氧烷和如图10中示出的化合物的混合形成的材料。例如在美国公布专利申请No. 2010/0219512中公开了这些技术，在此，通过引用其全部内容而并入于此。图IlA示意性地且为了与常规技术比较的目的，示出了当常规地采用仍然保留的金属膜178形成的沟槽186时的效果。图IlB示出了当在绝缘层173中的沟槽186形成之前去除金属膜178时，按照本发明多个实施例的比较结果。低k膜，诸如多孔的SiOCH，通常用于绝缘层173。金属膜178和绝缘层173之间的应力差异随着图案尺寸的减小而变得更加显著。这种应力差异导致图案“摆动(wigging)”或“跳动(flop over)”，如图IlA和12A中所示。另一方面，在图IlB中，在绝缘层173中形成沟槽186之前去除金属掩膜178，采用仅有的介电层175作为掩膜。在此情况下，不再发生图案“摆动”或“跳动”，即使减小图案的尺寸。图12B示出这些结果的例子。形成没有“摆动”或“跳动”的精细沟槽图案。这些实施例的另外优点包括，由于在刻蚀沟槽186期间，金属掩膜179不残留在介电膜掩膜176上，当通过电镀或PVD在通孔和沟槽中填充金属时可减小互连155的深宽比。这使得填充沟槽和通孔具有较小的空洞几率。进一步，由于介电层175的顶角在蚀刻沟槽186的过程中变圆，当在电镀铜之前形成PVD阻挡或种子膜时，减小了在介电图案顶角处的悬突(overhang)。常规的方法典型地要求分离的刻蚀步骤以保证介电图案的顶角处的圆形形状，这损害绝缘层173的表面。上述的实施例提供了所需的外形，无需额外的刻蚀步骤，因此不会伴随对绝缘层173的损害。图13示出作为绝缘层173的碳含量的函数的绝缘层173和介电层175或金属膜178之间的测得的刻蚀选择性的结果。特别地，当改变绝缘层173中的碳含量时，绝缘层173和金属膜178之间的刻蚀选择性关系基本上不变。另一方面，绝缘层173中的碳含量显著地影响含二氧化硅的介电层175和绝缘层173之间的刻蚀选择性。为了保证绝缘层173和介电层175之间的刻蚀选择性大于5，优选使用包括高于40原子％的碳的多孔SiOCH材料作为绝缘层173。上面参考附图描述了本发明的实施例。但是，这些实施例是本发明的示例性描述且可采用除上述之外的各种构造。·
权利要求
1.一种制造半导体器件的方法，包括 在金属膜和下层介电层中形成第一图案，所述金属膜和所述下层介电层覆在半导体衬底之上的绝缘层上； 在所述绝缘层中形成第二图案，所述第二图案至少部分地由位于所述金属膜和所述介电层之上的第一掩膜定义； 去除所述金属膜；以及 使用所述介电层作为第二掩膜将所述第一图案转移至所述绝缘层，其中所述第一图案延伸进入所述绝缘层至与所述绝缘层中的所述第二图案不同的深度。
2.根据权利要求I所述的方法，其中所述第二图案由所述掩膜和所述金属膜中的所述第一图案定义。
3.根据权利要求I所述的方法，其中所述第一掩膜包括光刻胶的图案化层。
4.根据权利要求I所述的方法，其中所述第一图案包括大体上互相平行地布置的一系列拉长的开ロ，与形成在所述绝缘层中的沟槽相对应。
5.根据权利要求I所述的方法，其中所述第二图案包括与穿过所述绝缘层形成的通孔相对应的开ロ阵列。
6.根据权利要求I所述的方法，其中所述第一图案被转移至所述绝缘层作为深度小于所述绝缘层的厚度的一系列沟槽，并且其中所述第二图案形成在所述绝缘层中作为完全穿过所述绝缘层的通孔阵列。
7.根据权利要求I所述的方法，其中在所述衬底和所述绝缘层之间存在进ー步的互连层。
8.根据权利要求7所述的方法，其中在所述绝缘层中形成所述第一图案之后，刻蚀所述介电层以暴露所述互连。
9.根据权利要求I所述的方法，其中所述第一图案是沟槽并且所述第二图案为通孔。
10.根据权利要求I所述的方法，其中所述绝缘层和所述介电膜之间的刻蚀选择性为5-20。
11.根据权利要求I所述的方法，其中所述绝缘层具有大于50%的碳含量。
12.根据权利要求I所述的方法，其中所述介电膜是氧化硅。
13.根据权利要求I所述的方法，其中所述金属膜选自由TiN、TaN和WN组成的组。
14.根据权利要求I所述的方法，其中所述步骤在普通エ艺腔中执行。
全文摘要
提供一种形成半导体器件的方法，半导体器件包括使用包括金属掩膜和介电掩膜的多层硬掩膜形成的互连层。在第一步骤中使用该多层硬掩膜之后，对准第一图案形成第二开口图案，然后在第二步骤中，使用该介电掩膜在绝缘层中形成嵌入结构，随后去除该金属掩膜。
文档编号H01L21/768GK102760693SQ201210124740
公开日2012年10月31日 申请日期2012年4月24日 优先权日2011年4月29日
发明者田上政由 申请人:瑞萨电子株式会社