专利名称：一种利用非对称分层势垒提高sonns结构器件可靠性的方法
技术领域：
本发明涉及微电子领域，尤其涉及一种利用非对称分层势垒提高SONNS结构器件可靠性的方法。
背景技术：
闪存是非易失存储器件的一种，传统的闪存利用多晶硅浮栅极来存储数据，由于多晶硅是导体，浮栅极存储的电荷是连续分布的。当有一个泄漏通道的时候，整个浮栅极中存储的电荷都会通过这个泄漏通道而丢失。最近发展的SONOS结构，用具有捕获电荷能力的氮化硅层取代原有的多晶硅存储电荷层，由于其用陷阱能级存储电荷，所以存储的电荷是离散分布的。这样一个泄漏通道不会引起大的漏电流，因此可靠性大大提高。SONOS结构由于相比于浮栅极结构的诸如减少的工艺复杂性，更低的操作电压，改善的循环耐久性，和消失的漏端诱导的开关现象等优点而成为当今闪存发展的主要趋势。在传统的SONOS结构中，利用二氧化硅作为隧穿氧化层，电子和空穴为了进入存储电荷氮化硅层，必须隧穿过分别为3. 15eV和4. 46eV的势垒。减小的二氧化硅隧穿层的厚度会提高编译速度，但是会牺牲一部分电荷的保持能力，而且应力诱导的漏电流会进一步降低电荷的保持时间。降低隧穿层的势垒高度，这样虽然可以得到更快的编译速度，但是电荷保持能力会有所降低，怎样得到编译速度和电荷保持能力的同时提高仍是一个需要进一步研究的课题。SONOS结构器件的编程一般采用富勒-诺德罕(F-N)隧穿来实现，由于二氧化硅的较高势垒，电子隧穿时需要较高的电压来达到一个足够的电场来实现这种隧穿的发生。栅极大的电压造成的应力诱导的漏电流较大，而且对于为了阻止栅极电子注入而换成的P型掺杂的多晶硅栅极，可能会使栅极空穴的注入，影响编译的速度。对隧穿层的改善引发了很多从能带方面的改进方式Lue等人的美国专利US2006/0198189Al(“Non_Volatile Memory Cells, Memory Arrays Including the Same andMethod of Operation Cells and Arrays”)公开了一种利用“U”型能带工程的 BE-S0N0S结构的隧穿介电层，用氧化硅层/无陷阱能力的氮化硅层/氧化硅层组“U”型的能带结构来改善器件的擦除速度和电荷保持能力，有明显的改善效果。Min She, Hideki Takeuchi (IEEE ELECTRON DEVICE LETTERS, VOL. 24， NO. 5，MAY 2003 Silicon-Nitride as a Tunnel Dielectric for Improved SONOS-Type FlashMemory.)表述了一种利用无电荷存储能力的氮化硅层作为隧穿介质层的SONNS存储器结构如图IA所示，在一 P型衬底I上由下至少依次制作有隧穿氮化硅层21、存储氮化硅层3、阻挡氧化层4以及多晶硅5。由于氮化硅的势垒较低，这种结构较氧化硅作为隧穿氧化层的S0N0S存储器结构有较快的编译速度，编译态能带图如图IB所示，由左至右依次为P型衬底I的能带10、隧穿氮化娃层21的能带210、存储氮化娃层3的能带30、阻挡氧化层4的能带40以及多晶硅5的能带50，可以在等电学厚度的情况下，取得同样的记忆窗口，这样的情况，使其电荷保持特性较好。而且这种结构有较好的耐久能力和小的界面态的陷阱密度。虽然其界面态密度较小，但是对于擦除态仍会有空穴通过隧穿氮化硅层而进入界面态，使擦除态的保持性不是很好。同样对于编译态后的电子，由于氮化硅对于电子的势垒较小，存储氮化硅层中的电子会越过相对较小的势垒进入衬底。 但是对于势垒较小的氮化硅而言，电荷的保持能力会受到一定的影响，而且势垒的高度在施加电压时并未降低，如图2中所示，其中，当在SONOS结构器件上加上门极电压V时，虽然会使加上电压后的能带(如图2中虚线部分所示)相对于未加电压时的能带(如图2中实线部分所示)有所偏移，但是势磊高度并没有降低。为了降低隧穿层的势垒，K.K. Likharev等人提出一种crested势鱼结构，在这种结构中隧穿层由三层组成,上下层是具有较低势垒高度的高电介质常数介质层，中间的层是具有高势垒的低电介质常数的介质层(“ Layered Tunnel Barriers for Nonvolatile Memory Devices , ” AppI. Phys.Lett.，Vol. 73，No. 15，pp. 2137 - 2139，Oct. 1998)。当施加电压的时候，中间的势垒有一个明显的势垒下降，从而可以有较大的隧穿电流。通过在隧穿氮化硅上用氧化硅替代同等电学厚度的氮化硅层，具体可控制在原有氮化娃层的1/3左右。根据B. Govoreanu发表的技术文章VARI0T: A Novel MultilayerTunnel Barrier Concept for Low-Voltage Nonvolatile Memory DevicesCIEEE ELECTRONDEVICE LETTERS, VOL. 24，NO. 2，FEBRUARY 2003.)其中的研究表明对于同样的电压，介电常数低的电介质的场强大，表现在能带的偏移明显，那么对于足够大的编译电压，富勒-诺德罕(FN)隧穿过氮化硅的电子可以通过氧化硅的三角形的能带隧穿过整个隧穿介质层，对编译速度无影响，如图3中所示，当加门极电压V时，势垒降低ev/2 (图3中，虚线表示加上电压V后的能带示意图，实线表示未加电压时的能带示意图)，这样可以使电子更容易穿过，隧穿电流增加。但是对于存储在电荷存储氮化硅层中的电荷而言，由于氧化硅对于电子的高势垒，可以保持电荷。对于利用空穴注入擦除的操作而言，空穴可以顺利的注入存储电荷氮化硅层，实现擦除。而对于擦除态，其中的空穴也面临一个高的势垒，电荷保持能力增强。
发明内容
针对上述存在的问题，本发明的目的是一种利用非对称分层势垒提高SONNS结构器件可靠性的方法，具有较高的电荷保持能力，并且能够在编译和擦除的循环中可以防止擦状态的空穴进入界面的态，使器件的耐久能力提高。本发明的目的是通过下述技术方案实现的
一种利用非对称分层势垒提高SONNS结构器件可靠性的方法，其中，包括以下步骤
51:提供一 P型衬底；
52:在所述衬底上制作一层隧穿氮化硅层和一层等电学厚度的隧穿氧化层；
53:在所述隧穿氧化层的表面制作一层存储氮化硅层；
54:在所述存储氮化硅层上制作一层阻挡氧化层；
55:在所述阻挡氧化层上制作多晶硅。上述的非对称分层势垒提高SONNS结构器件可靠性的方法，其中，在执行步骤S2中，在所述P型衬底上制作一层2 3nm的隧穿氮化硅层，在所述隧穿氮化硅层上制作一层I. 2^1. 5nm的ニ氧化硅层作为隧穿氧化层。上述的非対称分层势垒提高SONNS结构器件可靠性的方法，其中，在所述隧穿氮化硅层上热生长ー层I. 2 I. 5nm的ニ氧化硅层作为隧穿氧化层。上述的非対称分层势垒提高SONNS结构器件可靠性的方法，其中，采用低压化学气相沉积エ艺在所述隧穿氧化层的表面制作ー层存储氮化硅层。上述的非対称分层势垒提高SONNS结构器件可靠性的方法，其中，所述存储氮化娃层的厚度为6、nm。 上述的非対称分层势垒提高SONNS结构器件可靠性的方法，其中，在步骤S4中，所述阻挡氧化层为经过高温致密化的阻挡氧化层。上述的非対称分层势垒提高SONNS结构器件可靠性的方法，其中，所述阻挡氧化层的厚度为6、nm。本发明通过利用等电学厚度的无陷阱能力的氮化硅和氧化硅作为隧穿介质层，电子可以较轻易地隧穿过氮化硅层，由于低介电常数的氧化硅在同样的电压下，会有更大的偏移，所以已经隧穿过氮化硅的电子可以无阻挡的通过等电学厚度的氧化硅层。对于存储在存储氮化硅层中的电荷，氧化硅的高势垒也可以阻挡电子或是空穴返回衬底。而擦除时，由于二者对空穴的势垒高度相差较大，等电学厚度氧化硅也不会影响空穴的注入。这种非対称的势垒结构既保持了 SONNS结构的优点，同时可靠性也有了提高。
图IA是现有技术中利用无电荷存储能力的氮化硅层作为隧穿介质层的SONNS存储器结构示意 图IB是现有技术中利用无电荷存储能力的氮化硅层作为隧穿介质层的SONNS结构编译态能带示意 图2是现有技术的SONOS结构的隧穿层的在无电压和有电压状态下的势垒变化示意
图3是现有技术中形成的三角形势垒结构的示意 图4是本发明的ー种利用非対称分层势垒提高SONNS结构器件可靠性方法中的SONNS结构示意 图5是本发明的ー种利用非対称分层势垒提高SONNS结构器件可靠性方法流程框图； 图6是具有非対称分层势垒SONNS结构零偏压能带示意 图7是具有非対称分层势垒的SONNS结构编译态能带示意 图8是具有非対称分层势垒的SONNS结构的擦除态能带示意图。
具体实施例方式下面结合原理图和具体操作实施例对本发明作进ー步说明。结合图4和图5中所示，ー种利用非対称分层势垒提高SONNS结构器件可靠性的方法，其中，包括以下步骤
步骤SI :提供一 P型衬底I ;
S2 :在该P型衬底I上制作ー层隧穿氮化硅层21和一层等电学厚度的隧穿氧化层22 ；在本发明的一个实施例中，在P型衬底I上制作一层无电荷陷讲能力的氮化娃层，该氮化硅层的厚度为2 3nm，作为隧穿氮化硅层21，另外，在该隧穿氮化硅层21上制作一层隧穿氧化层22，其共同构成的隧穿介质层，并且该隧穿氧化层22与隧穿氮化硅层21具有相同的电学厚度，实施中，在该2 3nm的氮化硅层是热生长ー层I. 2^1. 5nm的ニ氧化硅作为隧穿氧化层22。S3 :在隧穿氧化层22的表面制作ー层存储氮化硅层3 ；
在此步骤中，采用低压化学气相沉积(LPCVD)エ艺在隧穿氧化层22上制作一层薄的含有电荷存储能力的氮化硅层，在本发明的一个实施例中，在隧穿氧化层22上制作ー层6 8nm的存储氮化娃层3。靠近该存储电荷的存储氮化硅层3的隧穿氧化层2可以阻挡存储的电子和空穴返回衬底I，提闻了结构的电荷保持能力。S4 :在存储氮化硅层3上制作一层阻挡氧化层4 ；
在本发明的一个实施例中，在存储氮化硅层3上制作ー层6 8nm的ニ氧化硅作为阻挡氧化层4，且该阻挡氧化层4为高温并且经过致密化的氧化层。S5 :在阻挡氧化层4上制作多晶硅5。如图6中所示的本发明的具有非対称分层势垒SONNS结构零偏压能带示意图，此时存储的电荷由于阻挡氧化层4的高势垒和作为隧穿介质层的隧穿氮化硅层21和隧穿氧化层22的较大厚度，使得电荷保持在存储氮化硅层3之中，电荷保持能力增强，可靠性提闻。如图7中所示的本发明的具有非対称势垒SONNS结构编译状态能带示意图，图中，从左至右依次表示衬底I的能带10、隧穿氮化娃层21的能带210、隧穿氧化层22的能带220、存储氮化硅层3的能带30、阻挡氧化层4的能带40以及多晶硅5的能带50。具体地，在编译时，由于电场的作用，电子隧穿过隧穿氮化硅层21，由于在同样的电压下，介电常数小的隧穿氧化层22的能带220要大于隧穿氮化硅层21的能带210，已经通过隧穿氮化硅层21的电子可以无阻挡的通过氧化硅层22，编译速度不会因隧穿氧化层22的高势垒而受阻。如图8中所示的本发明的具有非対称势垒的SONNS结构的擦除状态能带示意图，图中，从左至右依次表示衬底I的能带10、隧穿氮化硅层21的能带210、隧穿氧化层22的能带220、存储氮化娃层3的能带30、阻挡氧化层4的能带40以及多晶娃5的能带50。具体地，在擦除吋，隧穿过无陷阱的隧穿氮化硅层21的空穴可以无阻挡的通过等电学厚度的隧穿氧化层22，到达存储电荷的存储氮化硅层3，与电子复合。以上对本发明的具体实施例进行了详细描述，但本发明并不限制于以上描述的具体实施例，其只是作为范例。对于本领域技术人员而言，任何等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作出的均等变换和修改，都应涵盖在本发明的范围内。
权利要求
1.一种利用非对称分层势垒提高SONNS结构器件可靠性的方法，其特征在于，包括以下步骤 51:提供一 P型衬底； 52:在所述衬底上制作一层隧穿氮化硅层和一层等电学厚度的隧穿氧化层； 53:在所述隧穿氧化层的表面制作一层存储氮化硅层； 54:在所述存储氮化硅层上制作一层阻挡氧化层； 55:在所述阻挡氧化层上制作多晶硅。
2.根据权利要求I所述的非对称分层势垒提高SONNS结构器件可靠性的方法，其特征在于，在执行步骤S2中，在所述P型衬底上制作一层2 3nm的隧穿氮化硅层，在所述隧穿氮化硅层上制作一层I. 2^1. 5nm的二氧化硅层作为隧穿氧化层。
3.根据权利要求2所述的非对称分层势垒提高SONNS结构器件可靠性的方法，其特征在于，在所述隧穿氮化硅层上热生长一层I. 2^1. 5nm的二氧化硅层作为隧穿氧化层。
4.根据权利要求I所述的非对称分层势垒提高SONNS结构器件可靠性的方法，其特征在于，采用低压化学气相沉积工艺在所述隧穿氧化层的表面制作一层存储氮化硅层。
5.根据权利要求4所述的非对称分层势垒提高SONNS结构器件可靠性的方法，其特征在于，所述存储氮化硅层的厚度为6 8nm。
6.根据权利要求I所述的非对称分层势垒提高SONNS结构器件可靠性的方法，其特征在于，在步骤S4中，所述阻挡氧化层为经过高温致密化的阻挡氧化层。
7.根据权利要求6所述的非对称分层势垒提高SONNS结构器件可靠性的方法，其特征在于，所述阻挡氧化层的厚度为6lnm。
全文摘要
本发明公开了一种利用非对称分层势垒提高SONNS结构器件可靠性的方法，其中，包括以下步骤S1提供一P型衬底；S2在所述衬底上制作一层隧穿氮化硅层和一层等电学厚度的隧穿氧化层；S3在所述隧穿氧化层的表面制作一层存储氮化硅层；S4在所述存储氮化硅层上制作一层阻挡氧化层；S5在所述阻挡氧化层上制作多晶硅。本发明的目的是一种利用非对称分层势垒提高SONNS结构器件可靠性的方法，具有较高的电荷保持能力，并且能够在编译和擦除的循环中可以防止擦状态的空穴进入界面的态，使器件的耐久能力提高。
文档编号H01L21/8247GK102769019SQ20121022580
公开日2012年11月7日 申请日期2012年7月3日 优先权日2012年7月3日
发明者田志 申请人:上海华力微电子有限公司