专利名称：降低开尔文接触阻抗以及击穿电压的集成mosfet器件及方法
技术领域：
本发明主要涉及半导体器件结构领域。更确切的说，本发明是关于制备一种带有特定器件性能参数的集成MOSFET器件的器件结构，及其有关的制备方法。
背景技术：
如今的半导体器件，例如金属氧化物半导体场效应晶体管(MOSFET)通常是特征尺寸很小的高密度器件。例如，现在所使用的一些MOSFET的壁对壁间距尺寸约为1-2微米。随着器件尺寸的减小，器件中随之缩小的接触电极以及栅极氧化物的厚度，都导致开尔文接触阻抗令人反感地大幅地增加，击穿电压却降低。这个问题在经常传导高电流以及需要高击穿电压的功率MOSFET器件中更加突出。
发明内容
本发明的目的是提供一种带有特定器件性能参数的集成MOSFET器件的器件结构，及其有关的制备方法，能够降低开尔文接触阻抗以及击穿电压。为了达到上述目的，本发明提供了一种降低开尔文接触阻抗以及击穿电压的集成MOSFET器件，该半导体器件在X-Y-Z笛卡尔坐标系中表示，X-Y平面平行于其主半导体芯片平面，其特征在于，所述的半导体器件包含:
一个漏极，平行于X-Y平面，外延层覆盖在漏极上方；
一个开尔文接触本体，设置在外延层中，开尔文接触源极嵌入在开尔文接触本体中； 一个栅极沟槽，平行于Z-轴，延伸到外延层中，栅极设置在栅极沟槽中；
一个下部接触沟槽，平行于Z-轴，延伸穿过开尔文接触源极和至少部分开尔文接触本体，分别限定裸露的垂直源极接触表面及其裸露的垂直本体接触表面；
一个位于开尔文接触源极和栅极沟槽上方的电介质材料层；以及 一个位于电介质材料层上方的金属层，其中这两个层形成图案，使得:
电介质材料层具有一个上部沟槽延伸物，位于下部接触沟槽上方；上部沟槽延伸物的X-Y剖面尺寸大于下部接触沟槽的X-Y剖面尺寸，从而限定平面台面结构平行于X-Y平面，并且位于一部分开尔文接触源极上方；金属层具有一个顶部金属平面，平行于X-Y平面，上部电极延伸物和下部电极部分相继向下延伸，分别穿过上部沟槽延伸物和下部接触沟槽；以及，所形成的MOSFET器件，其主器件电流在栅极的控制下，流经开尔文接触源极以及漏极之间，具有较低的本体开尔文接触阻抗，以及由于开尔文接触源极来自平面台面结构的附加的裸露顶部接触表面区，源极开尔文接触阻抗低于不带所述的平面台面结构的MOSFET器件；并且，下部电极部分和外延层构成一个与MOSFET器件并联的相应的肖特基二极管。上述的半导体器件，其中，所述的开尔文接触源极的重掺杂子区为一个源极接触植入物，位于下部电极部分附近，而开尔文接触源极的轻掺杂子区位于其一侧，远离下部电极部分。
上述的半导体器件，其中，所述的开尔文接触本体的载流子类型与外延层的载流子类型相反，开尔文接触本体的重掺杂子区为衬底接触植入物，位于下部电极部分附近，而开尔文接触源极的轻掺杂子区位于其一侧，远离下部电极部分。上述的半导体器件，其中，所述的外延层还包含一个外延增强部分，其载流子类型与外延层相同，在下部电极部分下方植入，其中调节外延增强部分的几何形状以及掺杂浓度，使所述的肖特基二极管的击穿电压低于所述的MOSFET器件的击穿电压，从而避免在没有肖特基二极管的情况下，所述的MOSFET器件击穿发生可能的不必要的器件损坏。上述的半导体器件，其中，所述的半导体器件在外延增强部分的载流子浓度高于外延层。上述的半导体器件，其中，所述的下部接触沟槽平行于Z-轴，穿过开尔文接触源极和开尔文接触本体，延伸到外延层中。上述的半导体器件，其中，所述的外延层还包含一个降低漏电流植入物，其载流子类型与外延层相反，植入在外延增强部分下方，以降低半导体器件的漏电流IDSS。上述的半导体器件，其中，所述的半导体器件的壁对壁间距尺寸小于或等于1.4微米。上述的半导体器件，其中，所述的平面台面结构的宽度(沿X-Y平面)约为0.02微米至0.6微米之间。上述的半导体器件，其中，所述的外延层和外延增强部分为N-型。上述的半导体器件，其中，所述的半导体器件还包含一个栅极滑道沟槽，平行于Z-轴，延伸到外延层中，一个栅极滑道设置在栅极滑道沟槽中，一个下部栅极接触电极部分形成在栅极滑道顶部，一个开尔文接头位于栅极滑道中，以及下部栅极接触电极部分的一侧。本发明还提供了一种用于制备半导体器件的方法，在X-Y-Z笛卡尔坐标系中表示，X-Y平面平行于其主半导体芯片平面，其中，所述的方法包含:
步骤a，在覆盖着半导体衬底的外延层中，制备一个栅极沟槽，并且在其中设置栅极材
料；
步骤b，在外延层中制备一个衬底区，在衬底区上方制备一个源极区，在栅极沟槽和源极区上方，制备一个电介质区；
步骤C，打通上部沟槽延伸物，其垂直侧壁通过宽度UTXW限定，穿过电介质区，并且相继植入，穿过上部沟槽延伸物，上部重掺杂的嵌入源极植入岛以及下部重掺杂的嵌入衬底植入岛，带有:
嵌入源极植入岛嵌入在源极区中，至少水平触及上部沟槽延伸物的侧壁；
嵌入衬底植入岛嵌入在衬底区中，至少水平触及上部沟槽延伸物的侧壁；
步骤d，制备一个厚度为ISLT的中间垫片层，覆盖电介质区中的顶部和上部沟槽延伸
物；
步骤e，穿过中间垫片层的底部，各向异性地打通源极区和至少部分衬底区，而水平方向上受中间垫片层的限制，下部接触沟槽(LCT)的宽度LCTW=UTXW-2 X ISLT,从而同时形成开尔文接触源极电极以及开尔文接触本体电极，位于下部接触沟槽的侧壁上；
步骤f，除去中间垫片层，从而暴露出开尔文接触源极附加的裸露顶部接触表面区，相应地降低源极开尔文接触阻抗；以及
步骤g，制备一个金属层，填充下部接触沟槽、上部沟槽延伸物，并且覆盖电介质区，从而由金属层的下部电极部分以及外延层，制成MOSFET的半导体器件以及并联肖特基二极管。上述的方法，其中，所述的植入上部重掺杂的嵌入源极植入岛包含使源极掺杂物的相应的植入束倾斜的平面角，相当于从Z-轴倾斜7度至15度之间，以确保嵌入源极植入岛水平延伸到上部沟槽延伸物的侧壁上方。上述的方法，其中，所述的制备中间垫片层包含:步骤dl，放置一个下部垫片子层，覆盖电介质区的顶部和上部沟槽延伸物；以及步骤d2，放置一个上部垫片子层，覆盖下部垫片子层，使下部垫片子层和上部垫片子层的总厚度等于ISLT。上述的方法，其中，所述的下部垫片子层由氮化硅制成，厚度约为0.01微米至0.1微米之间；以及上部垫片子层由氧化硅制成，厚度约为0.01微米至0.5微米之间。上述的方法，其中，所述的各向异性地打通包含:
步骤el，各向异性地浸溃刻蚀，除去上部垫片子层所有的水平部分，完整地保留上部沟槽延伸物中的侧壁；以及步骤e2，各向异性地浸溃刻蚀，水平方向上受中间垫片层侧壁的限制，穿过中间垫片层底部的下部垫片子层、源极区以及至少部分衬底区，从而打通所述的下部接触沟槽。上述的方法，其中，所述的方法在步骤e和f之间还包含:步骤e3，在外延层中以及下部接触沟槽下方，植入一个外延增强部分，其载流子类型与外延层相同，使所述的肖特基二极管的击穿电压低于所述的MOSFET器件的击穿电压，从而避免在没有肖特基二极管的情况下，MOSFET器件击穿发生可能的不必要的器件损坏。上述的方法，其中，所述的方法还包含:步骤e4，在外延层中以及外延增强部分下方，植入一个漏电流降低植入物，其载流子类型与外延层相反，以降低半导体器件的漏电流IDSS。本发明提供的降低开尔文接触阻抗以及击穿电压的集成MOSFET器件及其方法具有的优点是:一方面使肖特基二极管的击穿电压低于MOSFET器件的击穿电压，从而避免在没有肖特基二极管的情况下，发生主MOSFET器件击穿，对器件造成可能的不必要的损坏。另一方面，可以有效降低半导体器件的漏电流IDSS。
为了说明本发明的多个实施例，请参见附图。然而，这些附图并不用于局限本发明的范围，仅用于解释说明。图1A-1B摘自申请号12/317，629，表示击穿电压降低的双扩散金属氧化物半导体(DMOS)器件的实施例的剖面 图2摘自申请号12/317，629，表示用于制备DMOS器件工艺的实施例的流程 图3A-3N摘自申请号12/317，629，详细说明用于制备MOSFET器件的部分工艺的器件剖面 图4A表示申请号12/317,629中稍作变化，图3N所示的器件稍作变化后的剖面 图4B-4I表示依据图4A，本发明所述的用于制备MOSFET器件的详细制备工艺的器件剖面图；以及
图5A- 表示依据图4E，本发明所述的用于制备MOSFET器件的可选实施例的制备工艺的器件剖面图。
具体实施例方式本说明及附图仅用于说明本发明的一个或多个现有的优选实施例，也用于说明典型的可选件和/或可选实施例。所述的说明及附图用于解释说明，并不局限于本发明。因此，本领域的技术人员应了解变化、修正及可选方案。这些变化、修正及可选方案也应认为在本发明的范围内。图1A表示降低击穿电压的双扩散金属氧化物半导体(DMOS)器件的一个实施例的剖面图。在本例中，器件100包括一个形成在N+-型半导体衬底103背部的漏极。漏极区延伸到的N+-型半导体覆盖衬底103的外延层104中。在外延层104中刻蚀栅极沟槽(例如
111、113和115)。栅极氧化层121形成在栅极沟槽中。栅极131、133和135分别设置在栅极沟槽111、113和115中，并且通过氧化层，与外延层绝缘。栅极是由多晶硅等导电材料制成的，氧化层是由热氧化物等绝缘材料制成的。确切地说，栅极沟槽111位于带有栅极滑道131的端接区中，以便连接栅极接触金属。正因如此，栅极滑道沟槽111可以比有源栅极沟槽113和115更宽、更深。此外，栅极滑道沟槽111与它附近的有源沟槽(在这种情况下是沟槽113)之间的间距，大于有源栅极沟槽113和115之间的间距。源极区150a_d分别嵌入在本体区140a_d中。源极区从衬底的顶面开始向下延伸到衬底中。尽管本体区沿所有栅极沟槽的侧壁植入，但是源极区仅仅植入到有源栅极沟槽附近，而不是栅极滑道沟槽附近。在本实施例中，133等栅极具有一个栅极顶面，延伸到源极所嵌入的本体中的顶面上。这种结构确保栅极与源极重叠，使源极区比带有凹陷栅极的器件的源极区更浅，并且提高器件的效率及性能。不同的实施例中，栅极顶面延伸到源极-本体结上的量也有所不同。在一些实施例中，器件的栅极并不延伸到源极-本体区的顶面上。在实际运行时，漏极区和本体区共同作为一个二极管，称为体二极管。电介质材料层160设置在栅极上方，使栅极与源极-衬底接头绝缘。电介质材料在栅极上方以及衬底和源极区上方，形成160a-c等绝缘区。适宜的电介质材料包括热氧化物、低温氧化物(LT0)、含有硼酸的硅玻璃(BPSG)等。多个接触沟槽112a_b形成在源极附近的有源栅极沟槽和本体区之间。由于这些沟槽靠近由源极和衬底区构成的器件有源区，因此这些沟槽也称为有源区接触沟槽。例如，接触沟槽112a穿过源极和衬底延伸，在沟槽附近构成源极区150a_b和本体区140a_b。与之相反，形成在栅极滑道131上方的沟槽117，并不位于有源区附近，因此沟槽117并不是有源区接触沟槽。由于金属层172a连接到设置在沟槽中的栅极信号，因此沟槽117也称为栅极接触沟槽或栅极滑道接触沟槽。栅极信号通过第三维度上的沟槽111、113和115之间的互连(图中没有表示出)，反馈到有源栅极133和135。金属层172a与金属层172b分开，金属层172b通过接触沟槽112a-b连接到源极和本体区，作为电源。在本例中，有源区接触沟槽和栅极接触沟槽的深度大致相同。在本例中，衬底中以及沿有源区接触沟槽侧壁的区域(例如170a_d)都用P型材料重掺杂，以构成P+-型区，也称为衬底接触植入。包含衬底接触植入可以确保在衬底和源极金属之间形成欧姆接触，从而使源极和衬底的电势相同。导电材料沉积在接触沟槽112a_b以及栅极接触沟槽117中，以构成接触电极。在有源区中，接触电极和漏极区构成肖特基二极管，肖特基二极管与体二极管并联。肖特基二极管降低体二极管的正向电压降，并使储存电荷达到最小，使MOSFET更加高效。使用一个可以同时为K漏极制备肖特基接头，以及为P+衬底和N+源极制备良好的欧姆接头的单独金属，制备电极180a-b。可以使用钛(Ti)、钼(Pt)、钮(Pd)、鹤(W)等金属或任意其他合适的材料。在一些实施例中，金属层172是由铝(Al)或Ti/TiN/Al堆栈制成的。在传统的功率MOSFET器件中，形成在接触电极和漏极之间的肖特基二极管的击穿电压，通常与体二极管的击穿电压一样高。在这种器件中，发生击穿之前，在栅极底部附近会建立起巨大的电场，对栅极氧化物造成损坏。在器件100中，通过植入与接触沟槽112a和112b下方的外延层相同的载流子类型的掺杂物，来降低器件的击穿电压。所产生的外延增强部分(也称为击穿电压降低植入)182a和182b与外延层具有相同的载流子类型，但其浓度更高。在本例中，外延层的载流子类型为N-型(即电子为多数载流子，空穴为少数载流子)，外延增强部分也是N-型。在实施例中，如果外延层的载流子类型为P-型(即电子为少数载流子，空穴为多数载流子)，那么外延提高植入物也是P-型。外延提高植入物降低了形成在接触电极和漏极之间的肖特基二极管的击穿电压。由于肖特基二极管与体二极管并联，击穿电压较低，所以器件整体的击穿电压也不高。一旦建立起高电场时，肖特基二极管会首先击穿，传导电流耗散电荷，从而防止电场损坏栅极氧化物。外延提高植入物的制备将在下文中详细介绍。外延提高植入物的厚度和浓度取决于所需要的击穿电压，厚度越厚、植入物浓度越高，所导致的击穿电压越低。在一个示例中，引入外延增强部分之后，器件的击穿电压从38V降至22V。图1B表示击穿电压降低的DMOS器件的一个实施例的剖面图。在本例中，器件102中除了 P-材料185a和185b的薄层分别形成在接触沟槽112a和112b的下方之外，其他都与器件100类似。低植入二极管形成在接触沟槽112a和112b底部下方的衬底/漏极结处，而不是制备肖特基二极管。P-材料的这些层提高了低植入二极管的正向电压降
了漏电流，因此也称为二极管提高层。这将在下文中详细介绍，在一些实施例中，二极管提高层是利用与制备衬底接触植入物相同的工艺步骤制备的。二极管提高层的掺杂浓度远低于衬底接触植入区170a-d的掺杂浓度，因此二极管提高层在反向偏压下完全耗尽，而在正向偏压下，二极管提高层的掺杂浓度却足够高，因此不会耗尽。二极管提高层的厚度取决于低植入二极管所需的正向电压量，层厚越厚，正向电压降越高。与器件100类似，器件102的植入物中也含有与外延层载流子类型相同的掺杂物。所制成的外延层提高部分(也称为击穿电压降低植入物)182a和182b形成在二极管提高层185a和185b的下方，其载流子类型与外延层相同，但浓度较高，以降低低植入二极管的击穿电压，防止电场损坏栅极氧化物。上述实施例使用N-型衬底(即上方生长有N.sup.-外延层的N.sup.+娃晶圆)作为器件的漏极。在一些实施例中，使用的是P-型衬底，器件具有N-型衬底接触植入物和P-型外延提高层。图2表示用于制备DMOS器件工艺的一个实施例的流程图。在202处，栅极沟槽形成在覆盖着半导体衬底的外延层中。在204处，在栅极沟槽中沉积栅极材料。在206处，制备衬底。在208处，制备源极。在210处，制备接触沟槽。在212处，制备衬底接触植入物。在214处，制备外延提高层。在216处，在接触沟槽中沉积接触电极。要制备上述100和102等MOS器件的不同实施例，可以改变工艺200及其步骤。图3A-3S所示的器件剖面图，详细说明了用于制备MOSFET器件工艺的示例。图3A-3J表示栅极的制备。在图3A中，二氧化硅层302通过沉积或热氧化，形成在N-型衬底300上。在不同的实施例中，氧化硅的厚度从100埃到30000埃不等。可以使用其他厚度。根据栅极所需的高度，选择厚度。利用沟槽掩膜，在氧化层上方旋涂一个光致抗蚀剂层304，并形成图案。在图3B中，除去裸露区域中的二氧化硅，保留二氧化硅硬掩膜310，用于硅刻蚀。在图3C中，各向异性地刻蚀硅，留下320等沟槽。在沟槽中沉积栅极材料。之后在沟槽中形成的栅极，它们的侧边与衬底顶面基本垂直。在图3D中，回刻二氧化硅硬掩膜310 —定量，使刻蚀后，沟槽侧壁仍然与硬掩膜的边缘基本对准。本实施例中，由于利用二氧化硅硬掩膜刻蚀会保留比较笔直的沟槽侧壁，这些侧壁与掩埋的侧壁相互对准，因此所用的二氧化硅为掩膜材料。也可以使用其他适宜的材料。硬掩膜刻蚀通常使用其他类型的材料，例如Si3N4，这会使刻蚀后的沟槽侧壁带有一定的曲率，这在栅极制备的后续工艺中并不十分
理相在图3E中，各向异性地刻蚀衬底，使沟槽的底部圆滑。在一些实施例中，沟槽的深度约为0.5-2.5微米，宽度约为0.2-1.5微米；也可以使用其他尺寸。为了提供一个平滑的表面，生长栅极电介质材料，要在沟槽中生长二氧化硅的牺牲层330。然后通过湿刻蚀工艺，除去该层。在图3G中，在沟槽中热生长一层二氧化硅320，作为电介质材料。在图3H中，沉积多晶硅340填满沟槽。在这种情况下，掺杂多晶硅，获得适宜的栅极电阻。在一些实施例中，在沉积多晶硅层(原位)时，进行掺杂。在一些实施例中，沉积后掺杂多晶硅。在图31中，回刻二氧化硅上方的多晶硅层，以制备342等栅极。在这时，栅极顶面344仍然比二氧化硅的顶面348低；然而，栅极的顶面344却高于硅的顶层346，这取决于硬掩膜层310的厚度。在一些实施例中，多晶硅回刻时并没有使用掩膜。在一些实施例中，在多晶硅回刻时使用掩膜，是为了避免在后续的衬底植入工艺中使用额外的掩膜。在图3J中，除去二氧化硅硬掩膜。在一些实施例中，使用干刻蚀，除去硬掩膜。当遇到顶部硅表面时，刻蚀工艺停止，保留延伸到衬底表面上方的多晶硅栅极，源极和衬底掺杂物将植入到衬底表面。在一些实施例中，栅极延伸到衬底表面上方大约300埃至20000埃。也可以使用其他值。在一些实施例中，由于可以控制栅极在Si表面上方延伸的量,因此在一些实施例中，可以使用二氧化硅硬掩膜。然后，在晶圆上生长一个屏蔽氧化物。要制备带有凹陷栅极多晶硅的器件时，可以简化上述工艺步骤。例如，在一些实施例中，沟槽制备可以使用光致抗蚀剂掩膜或非常薄的二氧化硅硬掩膜，从而使制成的栅极多晶硅不会延伸到Si表面上方。图3K-3N表示制备源极和衬底。在图3K中，利用衬底掩膜，在衬底表面上方的光致抗蚀剂层350形成图案。由于光致抗蚀剂阻止掺杂物植入到带掩膜的区域中，因此带图案的光致抗蚀剂层称为衬底块。不带掩膜的区域植入衬底掺杂物。例如植入硼离子等掺杂物。在图3L中，除去光致抗蚀剂，并且加热晶圆，使植入的衬底掺杂物热扩散，这一过程也称为衬底驱动。制备衬底区360a-d。在一些实施例中，植入衬底掺杂物的能量约在30-600keV之间，剂量约为2el2-4el3个离子/cm2，所制成的最终的衬底深度约为0.3-2.4微米。通过改变植入能量、剂量以及扩散温度等参数，可以获得不同的深度。在扩散工艺中，形成氧化层 362。图4A所示的剖面图，表示依据本发明，对申请号12/317,629的工艺稍作变化后，使图3N中所示器件发生变化。本领域的技术人员应明确，工艺的细微改变仅仅相当于如图3K所示，省去了利用衬底掩膜，在衬底表面上形成光致抗蚀剂层350的图案。因此，图4A表示在外延层602的顶部，用衬底掺杂物植入单独的衬底区360e，在衬底植入物360e的顶部植入衬底600和源极掺杂物366支撑外延层602，包围着有源区中的有源栅极沟槽404。在图4B中，通过一个掩膜的各向异性刻蚀工艺，打通上部沟槽延伸物(UTX) 606a和上部沟槽延伸物606b，穿过电介质区365和氧化层362 (UTX 606a),也穿过栅极滑道沟槽402 (UTX 606b)中的栅极滑道342的顶部。栅极滑道位于MOSFET芯片的周围区域或端接区中，为MOSFET芯片有源区中的每个绝缘沟槽栅极提供电接触，从而使栅极滑道沟槽402周围不出现源极植入物。所形成在垂直侧壁608a和608b限定了上部沟槽延伸物宽度(UTXff)0上部沟槽延伸物606a的宽度小于附近有源沟槽404限定的台面结构的宽度，上部沟槽延伸物606b的宽度小于栅极滑道342的宽度。然后，嵌入衬底植入岛(EBII)616a、616b的下部重掺杂(P+)，以及嵌入源极植入岛(ESII) 614a、614b的上部重掺杂(N+)，穿过上部沟槽延伸物606a、606b相继植入:
嵌入源极植入岛614a嵌入到源极植入物366中，至少水平触及上部沟槽延伸物606a的侧壁608a。嵌入源极植入岛614b嵌入在栅极滑道342的顶部，栅极滑道342设置在栅极滑道沟槽402中，并且至少水平触及上部沟槽延伸物606b的侧壁608b。嵌入衬底植入岛616a嵌入到衬底区360e中，也至少水平触及上部沟槽延伸物606a的侧壁608a。嵌入源极植入岛616b也嵌入在栅极滑道342的顶部，栅极滑道342在栅极滑道沟槽402中，在嵌入源极植入岛614b下方，并且也至少水平触及上部沟槽延伸物606b的侧壁608b。如上所述，植入上部嵌入源极植入岛614a、614b的砷(As)离子束613，以及植入下部嵌入源极植入岛616a、616b的硼(B)离子束615，然而植入下部嵌入源极植入岛616a、616b的束615可以仅仅垂直(平行于Z-轴)对准器件，同时，植入上部嵌入源极植入岛614a、614b的束613应在与Z-轴成7度至15度左右的范围内的平面角倾斜，以确保嵌入源极植入岛614a、614b水平触及到上部沟槽延伸物606a的侧壁608a的上方。作为一个较典型的实施例，嵌入衬底植入岛616a、616b的厚度(Z-方向)可以从0.2微米至0.3微米，而嵌入源极植入岛614a、614b的厚度约为0.1微米左右。例如，通过在900摄氏度至1050摄氏度下进行20秒至30秒的快速热工艺(RTP)，可以激活各种植入岛616a、616b、614a、614b0图4C至图4D表示制备一个厚度为ISLT的中间垫片层(ISL) 624，覆盖电介质区365中的顶部及上部沟槽延伸物606a、606b。在图4C中，设置下部垫片子层(LSSL) 620，覆盖电介质区365中的顶部及上部沟槽延伸物606a、606b。在图4D中，设置上部垫片子层(USSL) 622，覆盖下部垫片子层620，使下部垫片子层和上部垫片子层的总厚度与所需的中间垫片层T相等。在一个较典型的实施例中，下部垫片子层620可以由厚度为0.01微米至
0.1微米之间的氮化硅制成。相应地，上部垫片子层622可以由厚度为0.01至0.2微米之间的氧化硅制成。如图4E至图4G所示，通过上部沟槽延伸物606a进行各向异性的刻蚀，穿过中间垫片层624的底部、源极区366以及至少部分衬底区360e，而水平方向上受中间垫片层624的限制，构成源极/衬底接触沟槽630a，并且穿过上部沟槽延伸物606b，穿过中间垫片层624的底部以及栅极滑道342的顶部，栅极滑道342设置在栅极滑道沟槽402中，形成下部接触沟槽630b，其宽度为LCTW=UTXW-2XISLT。图4E表示各向异性的浸溃刻蚀的结果，例如进行几秒钟的湿浸溃刻蚀，除去上部垫片子层622所有的水平部分，近乎完整地保留上部沟槽延伸物606a、606b中的垂直侧壁。然后，图4F表不各向异性的干刻蚀结果,而水平方向受到上部沟槽延伸物606a处的中间垫片层624侧壁的限制，穿过中间垫片层624底部的下部垫片子层620、源极区366以及至少部分衬底区360e，构成下部源极/衬底接触沟槽630a，并且穿过上部沟槽延伸物606b的中间垫片层624底部的下部垫片子层620，穿过栅极滑道沟槽402的栅极滑道342的顶部，构成下部接触沟槽630b。因此，打通了下部接触沟槽630a、630b。对于本领域的技术人员，在有源区中，所形成的开尔文接触源极632a(N+)连同源极区366 (N-)构成带有裸露垂直源极-接触表面的开尔文接触源极电极。与此同时，所形成的开尔文接触本体634a (P+)连同衬底区360e (P_)构成带有裸露垂直的衬底-接触表面的开尔文接触本体电极。类似地，在端接区中，开尔文接头632b和634b形成在栅极接触电极处。图4G至图41表示图4F的器件结构上方的额外改进。在图4G中，穿过上部沟槽延伸物606a和下部接触沟槽630a植入N-外延增强部分650，而上部沟槽延伸物606b和下部接触沟槽630b不被植入(图4G中没有表示出)，通过植入束648，在外延区602中以及下部接触沟槽630a下方。作为一个典型示例，外延增强部分650的掺杂物可以是掺杂浓度为 3 X IO1Vcm3 的磷。在图4H中，通过各向同性刻蚀，除去中间垫片层624的剩余层。要注意的是，这表示增加了裸露的顶部接触表面区633a，其形状为平面台状，平行于X-Y平面，直接位于一部分开尔文接触源极632a (N+)上方。顶部接触表面区633a与覆盖着源极区366的氧化层362的底部基本共面。本发明的一个重要优势在于，添加的裸露顶部接触表面区633a会相应地降低源极开尔文接触电阻。虽然没有表示出，上述制备的开尔文接触本体电极也会降低MOSFET器件的衬底开尔文接触阻抗。对于本领域的技术人员，过高的源极开尔文接触阻抗和/或衬底开尔文接触阻抗会开启MOSFET器件中的寄生双极晶体管，致使其受损，而在非箝位电感开关环境下工作。刻蚀工艺还在栅极接触沟槽630b中提供附加的裸露底部接触表面区633b，其形状为平面台状，平行于X-Y平面，与覆盖着源极区的氧化层362的底部或者源极区366的顶面基本共面。该附加的裸露顶部接触表面区633b也有助于降低栅极接触阻抗。虽然没有明确表示出，但是本领域的技术人员应避免不必要的引起混淆的细节，作为本发明的一个实施例，可以仅仅填充下部接触沟槽630a、630b、上部沟槽延伸物606a、606b以及覆盖电介质区365，就可完成制备M0SFET。作为本发明的一个较典型的实施例，对于壁对壁间距小于或等于1.4微米的半导体器件来说，平面台状的宽度(沿X-Y平面)可以在0.02微米至0.6微米之间。在图41中，可以通过通常下部接触沟槽630a、630b、上部沟槽延伸物606a、606b以及覆盖电介质区365，就可完成制备M0SFET。如图41所示，金属层640具有上部电极延伸物641以及下部电极部分642，接连向下延伸，分别穿过上部沟槽延伸物606a、606b以及下部接触沟槽630a、630b。对于本领域的技术人员，制备金属层640的详细过程包括在最终的金属填充工艺之前，沉积Ti/TiN和制备硅。而且，应明确MOSFET器件最初的器件电流在栅极342的控制下，流经开尔文接触源极632a和半导体衬底600之间。本发明的一个重要方面在于，肖特基二极管652 (图41中虚线所围区域)与并联的主MOSFET器件同时制成。对于本领域的技术人员，外延增强部分650与外延区602的载流子类型相同，可以调节(通过掺杂物浓度和几何形状)外延增强部分650，使肖特基二极管652的击穿电压低于主MOSFET器件的击穿电压。在一个较典型的实施例中，外延增强部分650的载流子浓度高于外延区602的载流子浓度。在这种情况下，可以避免在没有肖特基二极管652时，发生主MOSFET器件击穿，对器件造成可能的不必要的损坏。图5A至图表示本发明额外发明的实施例。与如图4F所示的仅在衬底区360e中部分各向异性地干刻蚀或仅在栅极滑道沟槽402的栅极342的顶部干刻蚀不同，在图5A中，各向异性的干刻蚀进行地更加彻底，以至于所形成的下部接触沟槽660a穿过衬底区360e，一直到外延区602中，所形成的下部接触沟槽660b在栅极342中延伸得比衬底区360e的底部更深。在图5B中，相继植入上部N-外延增强部分670以及下部P-型IDSS-降低植入物680，穿过上部沟槽延伸物606a和下部接触沟槽660a，到外延层602中，而阻止上部沟槽延伸物606b和下部接触沟槽630b被植入(图5B中没有表示出)，并且:
N-外延增强部分670嵌入在外延层602中，并且至少水平触及下部接触沟槽660a的侧壁。P-型IDSS-降低植入物680嵌入在外延层602中，也至少水平触及下部接触沟槽660a的侧壁。此外，IDSS-降低植入物680位于外延增强部分670下方，并且与外延增强部分670分开。本领域的技术人员应明确，掺杂物类型以及相应的植入束668的其他植入参数都应适当调节，以获得所需的结果。然后，通过各向同性的刻蚀，除去中间垫片层624的剩余层(图5C)。在图中，通过制备金属层640，填充下部接触沟槽660a、660b、上部沟槽延伸物606a、606b，并且覆盖电介质区365，完成制备MOSFET器件。如图所示，金属层640具有一个上部电极延伸物641以及一个下部电极部分642，相继向下延伸，分别穿过上部沟槽延伸物606a、606b以及下部接触沟槽660a、660b。作为本发明的一个重要方面，肖特基二极管652 (图中虚线所围区域)与并联的主MOSFET器件同时制成。与图4H和图41所示的外延增强部分650类似，外延增强部分670的载流子类型与外延区602的载流子类型相同，可以调节(通过掺杂物浓度和几何形状)外延增强部分670，使肖特基二极管672的击穿电压低于主MOSFET器件的击穿电压。在一个较典型的实施例中，外延增强部分670的载流子浓度高于外延区602的载流子浓度。在这种情况下，可以避免在没有肖特基二极管672时，通过主MOSFET器件击穿，对器件造成可能的不必要的损坏。另一方面，本领域的技术人员应明确，载流子类型与外延区602相反的P-型IDSS-降低植入物680，可以有效降低半导体器件的漏电流IDSS。尽管上述说明包含了多个详细参数，但是这些参数仅作为对本发明现有的优选实施例的解释说明，并不能据此局限本发明的范围。通过说明及附图，给出各种典型结构的典型实施例。对于本领域的技术人员应显而易见，本发明可以用于各种其他特殊形式，上述各种实施例经过轻松修改，就可以适合于其他具体应用。例如，尽管图所示的外延区602以及外延增强部分670都是N-型，但是通过适当转换其他半导体器件区的导电类型，就可以将它们变成P-型。本发明的范围不应局限于上述说明中的典型实施例，而应由以下的权利要求书来界定。任何和所有来自于权利要求书中内容或同等范围中的修正，都将被认为属于本发明的保护范围之内。
权利要求
1.一种半导体器件，在X-Y-Z笛卡尔坐标系中表示，X-Y平面平行于其主半导体芯片平面，其特征在于，所述的半导体器件包含: 一个漏极，平行于X-Y平面，外延层覆盖在漏极上方； 一个开尔文接触本体，设置在外延层中，开尔文接触源极嵌入在开尔文接触本体中； 一个栅极沟槽，平行于Z-轴，延伸到外延层中，栅极设置在栅极沟槽中； 一个下部接触沟槽，平行于Z-轴，延伸穿过开尔文接触源极和至少部分开尔文接触本体，分别限定裸露的垂直源极接触表面及其裸露的垂直本体接触表面； 一个位于开尔文接触源极和栅极沟槽上方的电介质材料层；以及 一个位于电介质材料层上方的金属层，其中这两个层形成图案，使得: (1).电介质材料层具有一个上部沟槽延伸物，位于下部接触沟槽上方； (2).上部沟槽延伸物的X-Y剖面尺寸大于下部接触沟槽的X-Y剖面尺寸，从而限定平面台面结构平行于X-Y平面，并且位于一部分开尔文接触源极上方； (3).金属层具有一个顶部金属平面，平行于X-Y平面，上部电极延伸物和下部电极部分相继向下延伸，分别穿过上部沟槽延伸物和下部接触沟槽；以及 (4).所形成的MOSFET器件，其主器件电流在栅极的控制下，流经开尔文接触源极以及漏极之间，具有较低的本体开尔文接触阻抗，以及由于开尔文接触源极来自平面台面结构的附加的裸露顶部接触表面区，源极开尔文接触阻抗低于不带所述的平面台面结构的MOSFET器件；并且 (5).下部电极部分和外延层构成一个与MOSFET器件并联的相应的肖特基二极管。
2.如权利要求1所述的半导体器件，其特征在于，所述的开尔文接触源极的重掺杂子区为一个源极接触植入物，位于下部电极部分附近，而开尔文接触源极的轻掺杂子区位于其一侧，远离下部电极部分。
3.如权利要求1所述的半导体器件，其特征在于，所述的开尔文接触本体的载流子类型与外延层的载流子类型相反，开尔文接触本体的重掺杂子区为衬底接触植入物，位于下部电极部分附近，而开尔文接触源极的轻掺杂子区位于其一侧，远离下部电极部分。
4.如权利要求1所述的半导体器件，其特征在于，所述的外延层还包含一个外延增强部分，其载流子类型与外延层相同，在下部电极部分下方植入，其中调节外延增强部分的几何形状以及掺杂浓度，使所述的肖特基二极管的击穿电压低于所述的MOSFET器件的击穿电压，从而避免在没有肖特基二极管的情况下，所述的MOSFET器件击穿发生可能的不必要的器件损坏。
5.如权利要求4所述的半导体器件，其特征在于，所述的半导体器件在外延增强部分的载流子浓度高于外延层。
6.如权利要求4所述的半导体器件，其特征在于，所述的下部接触沟槽平行于Z-轴，穿过开尔文接触源极和开尔文接触本体，延伸到外延层中。
7.如权利要求6所述的半导体器件，其特征在于，所述的外延层还包含一个降低漏电流植入物，其载流子类型与外延层相反，植入在外延增强部分下方，以降低半导体器件的漏电流IDSS。
8.如权利要求1所述的半导体器件，其特征在于，所述的半导体器件的壁对壁间距尺寸小于或等于1.4微米。
9.如权利要求1所述的半导体器件，其特征在于，所述的平面台面结构的宽度(沿X-Y平面)约为0.02微米至0.6微米之间。
10.如权利要求1所述的半导体器件，其特征在于，所述的外延层和外延增强部分为N-型。
11.如权利要求1所述的半导体器件，其特征在于，所述的半导体器件还包含一个栅极滑道沟槽，平行于Z-轴，延伸到外延层中，一个栅极滑道设置在栅极滑道沟槽中，一个下部栅极接触电极部分形成在栅极滑道顶部，一个开尔文接头位于栅极滑道中，以及下部栅极接触电极部分的一侧。
12.一种用于制备半导体器件的方法，在X-Y-Z笛卡尔坐标系中表示，X-Y平面平行于其主半导体芯片平面 ，其特征在于，所述的方法包含: 步骤a，在覆盖着半导体衬底的外延层中，制备一个栅极沟槽，并且在其中设置栅极材料； 步骤b，在外延层中制备一个衬底区，在衬底区上方制备一个源极区，在栅极沟槽和源极区上方，制备一个电介质区； 步骤C，打通上部沟槽延伸物，其垂直侧壁通过宽度UTXW限定，穿过电介质区，并且相继植入，穿过上部沟槽延伸物，上部重掺杂的嵌入源极植入岛以及下部重掺杂的嵌入衬底植入岛，带有: 嵌入源极植入岛嵌入在源极区中，至少水平触及上部沟槽延伸物的侧壁； 嵌入衬底植入岛嵌入在衬底区中，至少水平触及上部沟槽延伸物的侧壁； 步骤d，制备一个厚度为ISLT的中间垫片层，覆盖电介质区中的顶部和上部沟槽延伸物； 步骤e，穿过中间垫片层的底部，各向异性地打通源极区和至少部分衬底区，而水平方向上受中间垫片层的限制，下部接触沟槽的宽度LCTW=UTXW-2XISLT，从而同时形成开尔文接触源极电极以及开尔文接触本体电极，位于下部接触沟槽的侧壁上； 步骤f，除去中间垫片层，从而暴露出开尔文接触源极附加的裸露顶部接触表面区，相应地降低源极开尔文接触阻抗；以及 步骤g，制备一个金属层，填充下部接触沟槽、上部沟槽延伸物，并且覆盖电介质区，从而由金属层的下部电极部分以及外延层，制成MOSFET的半导体器件以及并联肖特基~■极管。
13.如权利要求12所述的方法，其特征在于，所述的植入上部重掺杂的嵌入源极植入岛包含使源极掺杂物的相应的植入束倾斜的平面角，相当于从Z-轴倾斜7度至15度之间，以确保嵌入源极植入岛水平延伸到上部沟槽延伸物的侧壁上方。
14.如权利要求12所述的方法，其特征在于，所述的制备中间垫片层包含: 步骤dl，放置一个下部垫片子层，覆盖电介质区的顶部和上部沟槽延伸物；以及 步骤d2，放置一个上部垫片子层，覆盖下部垫片子层 使下部垫片子层和上部垫片子层的总厚度等于ISLT。
15.如权利要求14所述的方法，其特征在于， 所述的下部垫片子层由氮化硅制成，厚度约为0.01微米至0.1微米之间；以及 上部垫片子层由氧化硅制成，厚度约为0.01微米至0.5微米之间。
16.权利要求14所述的方法，其特征在于，所述的各向异性地打通包含: 步骤el，各向异性地浸溃刻蚀，除去上部垫片子层所有的水平部分，完整地保留上部沟槽延伸物中的侧壁；以及 步骤e2，各向异性地浸溃刻蚀，水平方向上受中间垫片层侧壁的限制，穿过中间垫片层底部的下部垫片子层、源极区以及至少部分衬底区，从而打通所述的下部接触沟槽。
17.如权利要求12所述的方法，其特征在于，所述的方法在步骤e和f之间还包含: 步骤e3，在外延层中以及下部接触沟槽下方，植入一个外延增强部分，其载流子类型与外延层相同，使所述的肖特基二极管的击穿电压低于所述的MOSFET器件的击穿电压，从而避免在没有肖特基二极管的情况下，MOSFET器件击穿发生可能的不必要的器件损坏。
18.如权利要求17所述的方法，其特征在于，所述的方法还包含: 步骤e4，在外延层中以及外延增强部分下方，植入一个漏电流降低植入物，其载流子类型与外延层相反，以降低半导体器件的漏电流IDSS。
全文摘要
本发明提出了一种降低开尔文接触阻抗以及击穿电压的集成MOSFET器件及方法。MOSFET在芯片平面上，具有一个漏极，外延层覆盖在芯片平面上方。MOSFET还包括一个开尔文接触本体以及一个嵌入的开尔文接触源极；一个延伸在外延层中的沟槽栅极；一个穿过开尔文接触源极以及至少部分开尔文接触本体延伸的下部接触沟槽，分别限定垂直源极-接触表面和垂直衬底-接触表面；一个在开尔文接触源极和沟槽栅极上方的带图案的电介质层；一个带图案的顶部金属层。一个平面台面结构形成在开尔文接触源极上方；MOSFET器件具有不高的衬底开尔文接触阻抗，并且由于存在平面台面结构，其源极开尔文接触阻抗比没有平面台面结构的MOSFET器件的更低；还形成了一个集成并联的肖特基二极管。
文档编号H01L21/336GK103137700SQ20121045590
公开日2013年6月5日 申请日期2012年11月14日 优先权日2011年11月29日
发明者潘继 申请人:万国半导体股份有限公司