专利名称：一种非挥发性记忆体的制作方法
技术领域：
一种非挥发性记忆体技术领域[0001]本实用新型涉及一种非挥发性记忆体，具体地说是一种与CMOS逻辑工艺兼容的非挥发性记忆体，能提高数据保留时间的非挥发性记忆体，属于集成电路的技术领域。
背景技术：
[0002]对于片上系统(SoC)应用，它是把许多功能块集成到一个集成电路中。最常用的片上系统包括一个微处理器或微控制器、静态随机存取存储器(SRAM)模块、非挥发性记忆体以及各种特殊功能的逻辑块。然而，传统的非挥发性记忆体中的进程，这通常使用叠栅或分裂栅存储单元，与传统的逻辑工艺不兼容。[0003]非挥发性记忆体(NVM)工艺和传统的逻辑工艺是不一样的。非挥发性记忆体 (NVM)工艺和传统的逻辑工艺合在一起的话，将使工艺变成一个更为复杂和昂贵的组合；由于SoC应用的非挥发记忆体典型的用法是在关系到整体的芯片尺寸小，因此这种做法是不可取的。同时，由于现有非挥发性记忆体的工作原理使得写入数据容易丢失，影响使用的可靠性。发明内容[0004]本实用新型的目的是克服现有技术中存在的不足，提供一种非挥发性记忆体，其结构紧凑，能与CMOS逻辑工艺兼容，提高数据保留时间，降低使用成本，提高非挥发性记忆体的使用可靠性。[0005]按照本实用新型提供的技术方案，所述非挥发性记忆体，包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞；所述记忆体细胞内包括PMOS访问晶体管、控制电容及编程电容；所述半导体基板内的上部设有若干隔离沟槽，所述隔离沟槽内设置有隔离介质以形成领域介质区域；所述PMOS访问晶体管、控制电容及编程电容通过领域介质区域相互隔离；半导体基板的第一主面上淀积有栅介质层，所述栅介质层覆盖隔离沟槽的槽口并覆盖半导体基板的第一主面；所述栅介质层上设有浮栅电极，所述浮栅电极覆盖并贯穿PMOS访问晶体管、控制电容及编程电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层，侧面保护层覆盖浮栅电极的侧壁；PM0S访问晶体管包括第一 N型区域及位于所述第一 N型区域内上部的P型源极区与P型漏极区，控制电容包括第二 P型区域及位于所述第二 P型区域内上部的第一 P型掺杂区域与第二 P型掺杂区域；编程电容包括第三P型区域及位于所述第三P型区域内上部的第五P型掺杂区域与第六P型掺杂区域； 第一 P型掺杂区域、第二 P型掺杂区域、第五P型掺杂区域、第六P型掺杂区域、P型源极区及P型漏极区与上方的浮栅电极相对应，并分别与相应的栅介质层及领域介质区域相接触；隔离沟槽的顶角正上方设有P+浮栅电极，所述P+浮栅电极位于栅介质层上，并与隔离沟槽的顶角相对应分布。[0006]所述P+浮栅电极为P导电类型的导电多晶硅。[0007]所述半导体基板的材料包括硅，半导体基板为P导电类型基板或N导电类型基板。[0008]所述半导体基板为P导电类型基板时，所述PMOS访问晶体管、控制电容及编程电容通过P型导电类型基板内的第二 N型区域及第二 N型区域上方的第三N型区域与P型导电类型基板相隔离。[0009]所述栅介质层的材料包括二氧化硅；所述侧面保护层为氮化硅或二氧化硅。[0010]所述第一 P型掺杂区域包括第一 P型重掺杂区域及与侧面保护层相对应的第一 P 型轻掺杂区域，第一 P型重掺杂区域从第一 P型轻掺杂区域的端部延伸后与领域介质区域相接触；所述第二 P型掺杂区域包括第二 P型重掺杂区域及于侧面保护层相对应的第二 P 型轻掺杂区域，第二 P型重掺杂区域从第二 P型轻掺杂区域的端部延伸后与领域介质区域相接触。[0011]所述P型源极区包括第三P型重掺杂区域及与侧面保护层相对应的第三P型轻掺杂区域，第三P型重掺杂区域从第三P型轻掺杂区域的端部延伸后领域介质区域相接触；所述P型漏极区包括第四P型重掺杂区域及与侧面保护层相对应的第四P型轻掺杂区域，第四P型重掺杂区域从第四P型轻掺杂区域的端部延伸后与领域介质区域相接触。[0012]所述第五P型掺杂区域包括第五P型重掺杂区域及与侧面保护层相对应的第五P 型轻掺杂区域，第五P型重掺杂区域从第五P型轻掺杂区域的端部延伸后与领域介质区域相接触；所述第六P型掺杂区域包括第六P型重掺杂区域及与侧面保护层相对应的第六P 型轻掺杂区域，第六P型重掺杂区域从第六P型轻掺杂区域的端部延伸后与领域介质区域相接触。[0013]本实用新型的优点半导体基板内的上部设有若干隔离沟槽，所述隔离沟槽内设置有隔离介质以形成领域介质区域，记忆体细胞内的PMOS访问晶体管、控制电容及编程电容通过领域介质区域相互隔离；隔离沟槽的顶角正上方设有P+浮栅电极，所述P+浮栅电极位于栅介质层上，并与隔离沟槽的顶角相对应分布，P+浮栅电极的宽度能完全遮挡顶角处较薄的氧化层，P+浮栅电极为P导电类型的导电多晶娃，P+浮栅电极上的电子为少子，这样当非挥发性记忆体存储电子时，由于P+浮栅电极的存在，电子很难再通过顶角处的氧化层漏电，从而提高了非挥发性记忆体的数据存储时间，结构紧凑，能与CMOS逻辑工艺兼容，降低使用成本，提高非挥发性记忆体的使用可靠性。
[0014]图[0015]图[0016]图[0017]图[0018]图[0019]图[0020]图[0021]图[0022]图[0023]图[0024]图I为本实用新型实施例I的结构示意图。2为本实用新型实施例2的结构示意图。3 图14为本实用新型实施例I的具体实施工艺剖视图，其中3为本实用新型采用P导电类型基板的剖视图。4为本实用新型得到第二 N型区域后的剖视图。5为本实用新型得到第一 N型区域及第三N型区域后的剖视图。6为本实用新型得到第二 P型区域与第三P型区域后的剖视图。7为本实用新型得到领域介质区域后的剖视图。8为本实用新型得到栅介质层后的剖视图。9为本实用新型得到浮栅电极后的剖视图。10为本实用新型自对准注入P杂质离子得到轻掺杂区域后的剖视图。CN 202736919说明书3/10页[0025]图11为本实用新型得到侧面保护层后的剖视图。[0026]图12为本实用新型自对准注入P杂质离子得到重掺杂区域后的剖视图。[0027]图13为本实用新型去除第五阻挡层后的剖视图。[0028]图14为本实用新型得到P+浮栅电极后的剖视图。[0029]图15 图25为本实用新型实施例2的具体实施工艺剖视图，其中[0030]图15为本实用新型采用的N导电类型基板的剖视图。图16为本实用新型得到第一 N型区域与第二 N型区域后的剖视图。[0032]图17为本实用新型得到第二 P型区域与第三P型区域后的剖视图。[0033]图18为本实用新型得到领域介质区域后的剖视图。[0034]图19为本实用新型得到栅介质层后的剖视图。[0035]图20为本实用新型得到浮栅电极后的剖视图。[0036]图21为本实用新型自对准注入P杂质离子得到轻掺杂区域后的剖视图。[0037]图22为本实用新型得到侧面保护层后的剖视图。[0038]图23为本实用新型自对准注入P杂质离子得到重掺杂区域后的剖视图。[0039]图24为本实用新型去除第五阻挡层后的剖视图。[0040]图25为本实用新型得到P+浮栅电极后的剖视图。[0041]附图标记说明1-P导电类型基板、2-第一 N型区域、3-第二 N型区域、4-第三N型区域、5-第二 P型区域、6-第一 P型掺杂区、7-第一 P型重掺杂区域、8-第一 P型轻掺杂区域、9-第二 P型掺杂区、10-隔离沟槽、11-第二 P型轻掺杂区域、12-第二 P型重掺杂区域、 13-P型源极区、14-领域介质区域、15-栅介质层、16-浮栅电极、17-侧面保护层、18-第三P 型轻掺杂区域、19-第三P型重掺杂区域、20-P+浮栅电极、21-P型漏极区、22-第四P型轻掺杂区域、23-第四P型重掺杂区域、24-第五P型掺杂区、25-第五P型重掺杂区域、26-第五P型轻掺杂区域、27-第六P型掺杂区、28-第六P型轻掺杂区域、29-第六P型重掺杂区域、30-顶角、31-第三P型区域、32-第一主面、33-第二主面、34-第一阻挡层、35-第二阻挡层、36-第三阻挡层、37-第四阻挡层、38-第五阻挡层、39-N导电类型基板、100-记忆体细胞、110-PM0S访问晶体管、120-控制电容及130-编程电容。
具体实施方式
[0042]下面结合具体附图和实施例对本实用新型作进一步说明。[0043]一般地，非挥发性记忆体包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞100，所述记忆体细胞100包括PMOS访问晶体管110、控制电容120及编程电容130，所述PMOS访问晶体管110、控制电容120及编程电容130通过半导体基板上部的领域介质区域隔离14。在CMOS逻辑工艺中，为了能够缩小非挥发性记忆体的尺寸，在形成领域介质区域14时，一般先通过沟槽刻蚀，然后在沟槽内生长氧化层。在刻蚀形成沟槽时，沟槽具有顶角30，从非挥发性记忆体的截面上看，顶角30位于沟槽槽口的边缘，顶角 30 —般具有一定的坡度。当在沟槽内生长氧化层时，由于顶角30的存在，沟槽的顶角30 处的氧化层厚度要比沟槽其他位置的氧化层都要薄；当通过非挥发性记忆体进行数据存储时，由于顶角30处较薄的氧化层，使得非挥发性记忆体内的电子能穿过较薄的氧化层进行漏电，即使得非挥发性记忆体的数据保留时间不能达到所需的要求，降低非挥发性记忆体6存储数据的可靠性。为了能够提高非挥发性记忆体存储数据的保留时间，下面通过实施例 I和实施例2对本实用新型进行说明。[0044]实施例I[0045]如图I和图13所示为了能够使得非挥发性记忆体与CMOS逻辑工艺相兼容，同时能够使得非挥发性记忆体能够存储更长的时间，非挥发性记忆体包括P导电类型基板1，P 导电类型基板I的材料为硅。P导电类型基板I内的上部设有至少一个记忆体细胞100，所述记忆体细胞100包括PMOS访问晶体管110、控制电容120及编程电容130，P导电类型基板I的表面上淀积覆盖有栅介质层15，所述栅介质层15覆盖对应形成记忆体细胞100的表面，PMOS访问晶体管110、控制电容120及编程电容130间通过P导电类型基板I内的领域介质区域14相互隔离。领域介质区域14位于P导电类型基板I的隔离沟槽10内，所述隔离沟槽10位于P导电类型基板I的上部，从P导电类型基板I的第一主面32向下延伸，通过在隔离沟槽10内生长栅氧化层得到领域介质区域14，所述领域介质区域14的材料一般为二氧化硅。由上述分析可知，隔离沟槽10的顶角30处的氧化层厚度要比隔离沟槽10其他位置处的氧化层厚度薄。为了阻止电子从顶角30处的氧化层漏电，在隔离沟槽10的顶角30的正上方设有P+浮栅电极20，所述P+浮栅电极20位于栅介质层15上，且P+浮栅电极20的 宽度与顶角30相对应分布，具体地说即P+浮栅电极20的宽度能完全遮挡顶角30 处较薄的氧化层。P+浮栅电极20为P导电类型的导电多晶硅，P+浮栅电极20上的电子为少子，这样当非挥发性记忆体存储电子时，由于P+浮栅电极20的存在，电子很难再通过顶角30处的氧化层漏电，从而提高了非挥发性记忆体的数据存储时间。[0046]栅介质层15上淀积有浮栅电极16，所述浮栅电极16覆盖于栅介质层15上，并贯穿覆盖PMOS访问晶体管110、控制电容120及编程电容130对应的栅介质层15，从而将PMOS 访问晶体管110、控制电容120及编程电容130相互连接配合。浮栅电极16的两侧覆盖有侧面保护层17，所述侧面保护层17覆盖浮栅电极16对应的外壁表面。在本实用新型实施例的非挥发性记忆体的俯视平面上看，P+浮栅电极20与浮栅电极16相接触。[0047]所述PMOS访问晶体管110、控制电容120及编程电容130通过外侧的第三N型区域4及下方的第二 N型区域3与P导电类型基板I内的P导电类型区域隔离，P导电类型基板I内的P导电区域形成第一 P型区域。浮栅电极16的材料包括导电多晶硅，栅介质层 15为二氧化硅，侧面保护层17为二氧化硅或氮化硅；领域介质区域14为二氧化硅。[0048]所述PMOS访问晶体管110包括第一 N型区域2，所述第一 N型区域2内的上部设有对称分布的P型源极区13及P型漏极区21，所述P型源极区13、P型漏极区21与对应的领域介质区域14及上方的栅介质层15相接触。P型源极区13包括第三P型轻掺杂区域 18及第三P型重掺杂区域19，所述第三P型重掺杂区域19的掺杂浓度大于第三P型轻掺杂区域18的掺杂浓度。P型漏极区21包括第四P型轻掺杂区域22及第四P型重掺杂区域 23，所述第四P型重掺杂区域23的掺杂浓度大于第四P型轻掺杂区域22的掺杂浓度。第三P型轻掺杂区域18与第四P型轻掺杂区域22为同一制造层，第三P型重掺杂区域19与第四P型重掺杂区域23为同一制造层。第三P型轻掺杂区域18与第三P型重掺杂区域19 相接触，并通过第三P型重掺杂区域19与领域介质区域14相接触，第三P型轻掺杂区域18 在第一 N型区域2内延伸的宽度与侧面保护层17的厚度相一致；同时，第四P型轻掺杂区域22的设置与第三P型轻掺杂区域18的分布设置相同。7[0049]控制电容120包括第二 P型区域5，所述第二 P型区域5内的上部设有第一 P型掺杂区6及第二 P型掺杂区9 ;所述第一 P型掺杂区6与第二 P型掺杂区9对称分布于第二 P型区域5内。第一 P型掺杂区6、第二 P型掺杂区9与对应领域介质区域14及栅介质层15相接触。第一 P型掺杂区6包括第一 P型轻掺杂区域8及第一 P型重掺杂区域7，第一P型轻掺杂区域8通过第一 P型重掺杂区域7与领域介质区域14相接触，第一 P型轻掺杂区域8在第二 P型区域5内的延伸距离与侧面保护层17的厚度相一致。第二 P型掺杂区9包括第二 P型轻掺杂区域11及第二 P型重掺杂区域12，所述第二 P型轻掺杂区域11 通过第二 P型重掺杂区域12与领域介质区域14相接触，第二 P型轻掺杂区域11与第一 P 型轻掺杂区域8的分布设置相一致。浮栅电极16与栅介质层15及栅介质层15下方的第二P型区域5间形成电容结构，即控制电容120。同理，浮栅电极16与栅介质层15及栅介质层15下方的第三P型区域31间也形成电容结构，即编程电容130。[0050]编程电容130包括第三P型区域31，所述第三P型区域31内的上部设有第五P型掺杂区24及第六 P型掺杂区27，所述第五P型掺杂区24与第六P型掺杂区27对称分布于第三P型区域31内。第五P型掺杂区24包括第五P型轻掺杂区域26及第五P型重掺杂区域25，第五P型重掺杂区域25的掺杂浓度大于第五P型轻掺杂区域26的掺杂浓度，第五 P型轻掺杂区域26通过第五P型重掺杂区域25与领域介质区域14相接触，第五P型轻掺杂区域26在第三P型区域31内的延伸距离与侧面保护层17的厚度相一致。第六P型掺杂区27包括第六P型轻掺杂区域28及第六P型重掺杂区域29,第六P型轻掺杂区域28通过第四N型轻掺杂区域29与领域介质区域14相接触，第六P型轻掺杂区域28与第五P型轻掺杂区域26的分布设置相一致。第五P型轻掺杂区域26与第六P型轻掺杂区域28为同一制造层，第五P型重掺杂区域25与第六P型重掺杂区域29为同一制造层。[0051]通过编程电容130能够对对记忆体细胞100进行写入数据，或者将记忆体细胞100 内的数据擦除；通过PMOS访问晶体管110能够读取记忆体细胞100内的存储数据状态，通过控制电容120能够将电压值传到浮栅电极16上，实现浮栅电极16与编程电容130间电压值，根据相应的电压值能够实现数据写入、擦除及读取操作。[0052]如图:T图13所示上述结构的非挥发性记忆体可以通过下述工艺步骤实现，具体地[0053]a、提供P导电类型基板I，所述P导电类型基板I包括第一主面32及第二主面33 ； 如图3所示所述P导电类型基板I与常规CMOS工艺制备要求相兼容一致，P导电类型基板I的材料可以选用常用的硅，第一主面32与第二主面33相对应；[0054]b、在P导电类型基板I的第一主面32上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在P导电类型基板I内形成所需的第一 N型区域2、第三N型区域4、第二 P型区域5及第三P型区域31，第一 N型区域2位于第二 P型区域5及第三P型区域31间， 第三N型区域4位于第二 P型区域5及第三P型区域31的外侧；[0055]如图4 图6所示，具体地形成过程为[0056]bl、在P导电类型基板I的第一主面32上淀积第一阻挡层34，并选择性地掩蔽和刻蚀所述第一阻挡层34，在第一阻挡层34上方自对准注入N型杂质离子，以在P导电类型基板I内得到第二 N型区域3 ;如图4所示，所述第一阻挡层34为二氧化硅或氮化硅；当第一主面32上淀积第一阻挡层34后，通过刻蚀中心区域的第一阻挡层34，当自对准注入N型杂质离子后，能在P导电类型基板I内得到第二 N型区域3 ;所述N型杂质离子为半导体工艺中常用的杂质离子，通过控制N型杂质离子注入的剂量及能量，能够形成所需的第二 N型区域3;[0057]b2、去除上述P导电类型基板I对应第一主面32上的第一阻挡层34，并在第一主面32上淀积第二阻挡层35 ；[0058]b3、选择性地掩蔽和刻蚀第二阻挡层35，并在第二阻挡层35上方自对准注入N型杂质离子，以在半导体基板I内形成第一 N型区域2及第三N型区域4，第一 N型区域2及第三N型区域4均位于第二 N型区域3的上方；如图5所示选择性地掩蔽和刻蚀第二阻挡层35后，将需要形成第一 N型区域2及第三N型区域4上方对应的第二阻挡层35刻蚀掉， 当注入N型杂质离子后，能形成第一 N型区域2及第三N型区域4，第三N型区域4与第一 N型区域2的外侧；[0059]b4、去除上述P导电类型基板I对应第一主面32上的第二阻挡层35，并在第一主面32上淀积第三阻挡层36 ；[0060]b5、选择性地掩蔽和刻蚀第三阻挡层36，并在第三阻挡层36上方自对准注入P型杂质离子，以在第二 N型区域3上方形成第二 P型区域5及第三P型区域31，第二 P型区域 5与第三P型区域31间通过第一 N型区域2隔离；[0061]如图6所示刻蚀第三阻挡层36时，将第二 P型区域5及第三P型区域31上方对应的第三阻挡层36去除，当自对准注入P型杂质离子后，能形成第二 P型区域5及第三P 型区域31 ；[0062]C、在上述半导体基板内进行沟槽刻蚀，以在半导体基板内形成所需的隔离沟槽 10，并在隔离沟槽10内设置隔离介质，以在半导体基板内形成领域介质区域14，所述领域介质区域14从第一主面32向下延伸，并使得第三N型区域4、第二 P型区域5、第一 N型区域2及第三P型区域31的上部相互隔离；[0063]如图7所示领域介质区域14为二氧化硅，可以通过常规在隔离沟槽10内热氧化生长得到；[0064]d、在上述P导电类型基板I对应的第一主面32上淀积栅介质层15，所述栅介质层 15覆盖半导体基板I的第一主面32 ;如图8所示所述栅介质层15为二氧化硅，栅介质层15覆盖于领域介质区域14及半导体基板I对应的表面；[0065]e、在上述P导电类型基板I的第一主面32上淀积浮栅电极16，所述浮栅电极16 覆盖于栅介质层15上并贯穿第二 P型区域5、第一 N型区域2及第三P型区域31上方对应的栅介质层15上；如图9所示图中第二 P型区域5、第一 N型区域2及第三P型区域31 上方对应的浮栅电极16为同一制造层，且相互连接成一体；此处为了能够显示本实用新型的结构，采用间隔剖视方法得到本实用新型的剖视图；浮栅电极16在栅介质层15上呈T字形；[0066]f、在上述栅介质层15上淀积第四阻挡层37，并选择性地掩蔽和刻蚀第四阻挡层 37，去除第一 N型区域2、第二 P型区域5及第三P型区域31上方对应覆盖浮栅电极16的第四阻挡层37;[0067]g、在上述第四阻挡层37上方自对准注入P型杂质离子，在第二 P型区域5内的上部得到第一 P型轻掺杂区域8及第二 P型轻掺杂区域11，在第一 N型区域2内的上部得到第三P型轻掺杂区域18及第四P型轻掺杂区域22，并在第三P型区域31内的上部得到第五P型轻掺杂区域26与第六P型轻掺杂区域28 ;如图10所示第四阻挡层37为二氧化硅或氮化硅；当选择性地掩蔽和刻蚀第四阻挡层37后，使得除第二 P型区域5、第一 N型区域 2及第三P型区域31外相应的区域均能阻挡P型杂质离子注入P型导电类型基板I内；采用常规的自对准注入P型杂质离子，能够同时得到所需的P型轻掺杂区域；[0068]h、去除上述第四阻挡层37，并在第一主面32上淀积侧面保护材料，以在浮栅电极16的两侧形成侧面保护层17 ;如图11所示所述侧面保护层17的材料为氧化硅或二氧化硅，通过侧面保护层17能够在形成所需的重掺杂区域，同时能使得相应的轻掺杂区域与侧面保护层17相对应一致；[0069]i、在上述第一主面32上淀积第五阻挡层38，并选择性地掩蔽和刻蚀第五阻挡层 38，以去除第二 P型区域5、第一 N型区域2及第三P型区域31上方对应淀积覆盖的第五阻挡层38 ;淀积并选择性地掩蔽和刻蚀第五阻挡层38，主要是避免在形成重掺杂区域时，避免离子注入P型导电类型基板I内其他区域内；第五阻挡层38为二氧化硅或氮化硅；[0070]j、在上述第五阻挡层38上方再次自对准注入P型杂质离子，在第二 P型区域5内的上部得到第一 P型重掺杂区域7及第二 P型重掺杂区域12，在第一 N型区域2内的上部得到第三P型重掺杂区域19及第四P型重掺杂区域23，并在第三P型重掺杂区域31内的上部得到第五P型重掺杂区域25与第六P型重掺杂区域29 ;如图12所示所述自对准注入P型杂质离子的浓度大于步骤g的离子浓度，由于有第五阻挡层38及侧面保护层17的阻挡，能够使得在相应形成轻掺杂区域的位置形成重掺杂区域，且保留的轻掺杂区域能与侧面保护层17相一致，从而得到所需的单一多晶架构；[0071]k、去除第一主面32上的第五阻挡层38。如图13所示去除第五阻挡层38，得到所需的非挥发性记忆体。[0072]I、在上述栅介质层15上淀积P+浮栅电极材料，并选择性地掩蔽和刻蚀P+浮栅电极材料，以在隔离沟槽10的顶角30正上方形成P+浮栅电极20。如图14所示。[0073]实施例2[0074]如图2和图25所示本实施例中半导体基板为N导电类型基板39，当采用N导电类型基板39后，在N导电类型基板39内不用形成第二 N型区域3，即第二 P型区域5及第三P型区域31直接与N型导电类型基板39相接触，同时，第一 N型区域2与第三N型区域 4也直接与N导电类型基板39相接触。采用N导电类型基板39后的其余结构与实施例I 的设置均相同。[0075]如图15 图25所示上述结构的非挥发性记忆体可以通过下述工艺步骤实现，具体地[0076]a、提供N导电类型基板39，所述N导电类型基板39包括第一主面32及第二主面 33 ;如图15所不，N导电类型基板39的材料可以为娃；[0077]b、在半导体基板的第一主面32上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在半导体基板内形成所需的第一 N型区域2、第三N型区域4、第二 P型区域5 及第三P型区域31，第一 N型区域2位于第二 P型区域5及第三P型区域31间，第三N型区域4位于第二 P型区域5及第三P型区域31的外侧；[0078]步骤b的形成过程可以分为[0079]Si、在第一主面32上淀积第二阻挡层35，并选择性地掩蔽和刻蚀第二阻挡层35 ；[0080]s2、在上述第二阻挡层35的上方自对准注入N型杂质离子，以在N导电类型基板 39内的上部得到所需的第一 N型区域2与第二 N型区域4，如图16所示；[0081]S3、去除第一主面32上的第二阻挡层35，并在第一主面32上淀积第三阻挡层36 ；[0082]s4、选择性地掩蔽和刻蚀第三阻挡层36，并在第三阻挡层36上方自对准注入P型杂质离子，以在N导电类型基板39内得到第二 P型区域5与第三P型区域31，如图17所示；[0083]C、在上述半导体基板内进行沟槽刻蚀，以在半导体基板内形成所需的隔离沟槽 10，并在隔离沟槽10内设置隔离介质，以在半导体基板内形成领域介质区域14，所述领域介质区域14从第一主面32向下延伸，并使得第三N型区域4、第二 P型区域5、第一 N型区域2及第三P型区域31的上部相互隔离；如图18所示；[0084]d、在上述半导体基板对应的第一主面32上淀积栅介质层15，所述栅介质层15覆盖半导体基板I的第一·主面32，如图19所示；[0085]e、在上述半导体基板的第一主面32上淀积浮栅电极16，所述浮栅电极16覆盖于栅介质层15上并贯穿第二 P型区域5、第一 N型区域2及第三P型区域31上方对应的栅介质层15上,如图20所示；[0086]f、在上述栅介质层15上淀积第四阻挡层37，并选择性地掩蔽和刻蚀第四阻挡层 37，去除第一 N型区域2，第二 P型区域5及第三P型区域31上方对应覆盖浮栅电极16的第四阻挡层37;[0087]g、在上述第四阻挡层37上方自对准注入P型杂质离子，在第二 P型区域5内的上部得到第一 P型轻掺杂区域8及第二 P型轻掺杂区域11，在第一 N型区域2内的上部得到第三P型轻掺杂区域18及第四P型轻掺杂区域22，并在第三P型区域31内的上部得到第五P型轻掺杂区域26与第六P型轻掺杂区域28，如图21所示；[0088]h、去除上述第四阻挡层37，并在第一主面32上淀积侧面保护材料，以在浮栅电极 16的两侧形成侧面保护层17，如图22所示；[0089]i、在上述第一主面32上淀积第五阻挡层38，并选择性地掩蔽和刻蚀第五阻挡层 38，以去除第二 P型区域5、第一 N型区域2及第三P型区域31上方对应淀积覆盖的第五阻挡层38 ；[0090]j、在上述第五阻挡层38上方再次自对准注入P型杂质离子，在第二 P型区域5内的上部得到第一 P型重掺杂区域7及第二 P型重掺杂区域12，在第一 N型区域2内的上部得到第三P型重掺杂区域19及第四P型重掺杂区域23，并在第三P型重掺杂区域31内的上部得到第五P型重掺杂区域25与第六P型重掺杂区域29，如图23所示；[0091]k、去除第一主面32上的第五阻挡层38，如图24所示。[0092]I、在上述栅介质层15上淀积P+浮栅电极材料，并选择性地掩蔽和刻蚀P+浮栅电极材料，以在隔离沟槽10的顶角30正上方形成P+浮栅电极20，如图25所示。[0093]上述描述中，本实用新型实施例均以记忆体细胞100包括PMOS访问晶体管110、 控制电容120及编程电容130的结构，PMOS访问晶体管110、控制电容110及编程电容120 均通过领域介质区域14相互隔离，本技术领域人员可知，当在制备记忆体细胞100的过程中，在隔离沟槽10内形成领域介质区域14时，均可以在隔离沟槽10的顶角30设置P+浮11栅电极20，即除本实用新型描述的记忆体细胞100的结构外，其余结构的记忆体细胞100也可以利用本实用新型设置P+浮栅电极20的方法提高数据保留时间。其余结构的记忆体细胞100结构为本技术领域人员所熟知，其余结构的记忆体细胞100结构利用本实用新型设置P+浮栅电极20形成的结构此处不再一一列举描述。[0094]同时，上述描述非挥发性记忆体时，均以记忆体细胞100包括PMOS访问晶体管 110、控制电容120及编程电容130的结构来描述完整的制备过程。当非挥发性记忆体的记忆体细胞100采用其他结构时，采用与CMOS逻辑工艺兼容的实施步骤均可，只要在半导体基板上制备记忆体细胞过程中形成隔离沟槽10，并在隔离沟槽10内生长隔离介质形成领域介质区域14，通过领域介质区域14隔离记忆体细胞100内的晶体管与电容即可，其余结构的记忆体细胞100制备过程此处不再详述。[0095]如图I和图14所示对于单个记忆体细胞100来说，其可以实现单个二进制数据的写入、读取及擦除。下面通过对单个记忆体细胞100写入、读取及擦除过程来说明本实用新型非挥发记忆体的工作机理。当需要写入输入据时，将P导电类型基板I内的P型区域电压始终置O电位，第一 N型区域2、第二 N型区域3及第三N型区域4均置位5电位，第二 P型区域5也置位O电位，第三P型区域31的电压为-5V，编程电容130的第五P型掺杂区 24及第六P型掺杂区27的电压均置位-5V，控制电容120的第一 P型掺杂区6及第二 P型掺杂区9均置位5V ;由于控制电容120的传递作用，能够将5V的电压值传递到浮栅电极16 上，浮栅电极16上产生4 5V的电压值，此时浮栅电极16与第三P型区域31间的电压值为 9 10V，就会达到场发射特性也称为FN (Fowler-Nordheim)隧道效应所需的电场，电子就会通过栅介质层15到达浮栅电极16内，实现数据的写入。由于浮栅电极16下方通过栅介质层15隔绝，侧面通过侧面保护层17进行隔绝，因此电子能在浮栅电极16内能长时间保留。[0096]当需要擦除记忆体细胞100内的数据时，将P导电类型基板I内的P型区域电压始终置O电位，第一 N型区域2、第二 N型区域3及第三N型区域4的电压均置位5V电压， 第二 P型区域5的电压置位-5V，第一 P型掺杂区6、第二 P型掺杂区9的电压均置位-5V， 第三P型区域31的电压置位5V，第五P型掺杂区24及第六P型掺杂区27均置位5V电压， 在控制电容120作用下，能使得浮栅电极16内产生-4V'5V的电压，此时浮栅电极16与第三P型区域31间的电压值为_9 -10V，就会达到场发射特性也称为FN (Fowler-Nordheim) 隧道效应所需的电场，电子会通过栅介质层15进入第三P型区域31内，从而实现将浮栅电极16内数据擦除。[0097]当需要读取记忆体细胞100内的数据时，将P导电类型基板I内的P型区域电压始终置O电位，第一 N型区域2、第二 N型区域3及第三N型区域4的电压均置位5V电压， 第二 P型区域5置位-IV，第一 P型掺杂区6及第二 P型掺杂区9均置位-IV，PMOS访问晶体管源极区13及PMOS访问晶体管漏极区21均置位O. 5V，第三P型区域31置位5V电压， 第五P型掺杂区24及第六P型掺杂区27均置位5V电压。当加载上述电压值后，当记忆体细胞100内写入数据时，浮栅电极16内有大量电子，当记忆体细胞100内数据被擦除时，电子从浮栅电极16内流出；当浮栅电极16内有电子时，通过PMOS访问晶体管源极区13的电流较大，当电子从浮栅电极16内流出时，通过PMOS访问晶体管源极区13的电流较小，从而根据相应电流的大小，能够知道记忆体细胞100是写入数据状态还是处于数据擦除状态。[0098]由于第一 P型掺杂区6、第二 P型掺杂区9、P型源极区13、P型漏极区21、第五P型掺杂区24及第六P型掺杂区27中对应P+区域中可以移动的负离子(电子)是少子，这样当把吸入的数据操持的更久，存储使用时更加安全可靠。[0099]同时，在隔离沟槽10的顶角30的正上方设置P+浮栅电极20，P+浮栅电极20为 P导电类型的导电多晶硅，P+浮栅电极20上的电子为少子，这样当非挥发性记忆体存储电子时，由于P+浮栅电极20的存在，电子很难再通过顶角30处的氧化层漏电，从而进一步提高了非挥发性记忆体的数据存储时间。[0100]如图2和图23所示采用N导电类型基板39对应形成的单一多晶架构的非挥发性记忆体，需要进行的写入、擦除及读取时，需要相应的加载电压，以实现相应的写入、擦除及读取操作。具体地，相应的写入、擦除及读取的电压加载与采用P导电类型基板I对应形成的单一多晶架构的非挥发性记忆体操作时电压相一致，此处不再详细叙述。[0101]本实用新型半导体基板内的上部设有若干隔离沟槽10，所述隔离沟槽10内设置有隔离介质以形成领域介质区域14，记忆体细胞100内的PMOS访问晶体管110、控制电容 120及编程电容130通过领域介质区域14相互隔离；隔离沟槽10的顶角30正上方设有P+ 浮栅电极20，所述P+浮栅电极20位于栅介质层15上，并与隔离沟槽10的顶角30相对应分布，P+浮栅电极20的宽度能完全遮挡顶角30处较薄的氧化层，P+浮栅电极20为P导电类型的导电多晶硅，P+浮栅电极20上的电子为少子，这样当非挥发性记忆体存储电子时， 由于P+浮栅电极20的存在，电子很难再通过顶角30处的氧化层漏电，从而提高了非挥发性记忆体的数据存储时间。
权利要求1.一种非挥发性记忆体，包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞(100);所述记忆体细胞(100)内包括PMOS访问晶体管(110)、控制电容(120)及编程电容(130);其特征是所述半导体基板内的上部设有若干隔离沟槽(10)， 所述隔离沟槽(10)内设置有隔离介质以形成领域介质区域(14);所述PMOS访问晶体管 (110)、控制电容(120)及编程电容(130)通过领域介质区域(14)相互隔离；半导体基板的第一主面(32)上淀积有栅介质层(15)，所述栅介质层(15)覆盖隔离沟槽(10)的槽口并覆盖半导体基板的第一主面(32);所述栅介质层(15)上设有浮栅电极(16)，所述浮栅电极 (16 )覆盖并贯穿PMOS访问晶体管(110 )、控制电容(120 )及编程电容(130 )上方对应的栅介质层(15)，浮栅电极(16)的两侧淀积有侧面保护层(17)，侧面保护层(17)覆盖浮栅电极(16)的侧壁；PM0S访问晶体管(110)包括第一 N型区域(2)及位于所述第一 N型区域(2) 内上部的P型源极区(13)与P型漏极区(21)，控制电容(120)包括第二 P型区域(5)及位于所述第二 P型区域(5)内上部的第一 P型掺杂区域(6)与第二 P型掺杂区域(9);编程电容(130)包括第三P型区域(31)及位于所述第三P型区域(31)内上部的第五P型掺杂区域(24)与第六P型掺杂区域(27);第一 P型掺杂区域(6)、第二 P型掺杂区域(9)、第五P型掺杂区域(24)、第六P型掺杂区域(27)、P型源极区(13)及P型漏极区(21)与上方的浮栅电极(16)相对应，并分别与相应的栅介质层(15)及领域介质区域(14)相接触；隔离沟槽 (10 )的顶角(30 )正上方设有P+浮栅电极(20 )，所述P+浮栅电极(20 )位于栅介质层(15) 上，并与隔离沟槽(10)的顶角(30)相对应分布。
2.根据权利要求I所述的非挥发性记忆体，其特征是所述P+浮栅电极(20)为P导电类型的导电多晶硅。
3.根据权利要求I所述的非挥发性记忆体，其特征是所述半导体基板的材料包括硅， 半导体基板为P导电类型基板(I)或N导电类型基板(39 )。
4.根据权利要求3所述的非挥发性记忆体，其特征是所述半导体基板为P导电类型基板(I)时，所述PMOS访问晶体管(110 )、控制电容(120 )及编程电容(130 )通过P型导电类型基板(I)内的第二 N型区域(3)及第二 N型区域(3)上方的第三N型区域(4)与P型导电类型基板(I)相隔离。
5.根据权利要求I所述的非挥发性记忆体，其特征是所述栅介质层(15)的材料包括二氧化硅；所述侧面保护层(17)为氮化硅或二氧化硅。
6.根据权利要求I所述的非挥发性记忆体，其特征是所述第一P型掺杂区域(6)包括第一 P型重掺杂区域(7)及与侧面保护层(17)相对应的第一 P型轻掺杂区域(8)，第一 P 型重掺杂区域(7)从第一 P型轻掺杂区域(8)的端部延伸后与领域介质区域(14)相接触； 所述第二 P型掺杂区域(9)包括第二 P型重掺杂区域(12)及于侧面保护层(17)相对应的第二 P型轻掺杂区域(11)，第二 P型重掺杂区域(12)从第二 P型轻掺杂区域(11)的端部延伸后与领域介质区域(14)相接触。
7.根据权利要求I所述的非挥发性记忆体，其特征是所述P型源极区(13)包括第三 P型重掺杂区域(19)及与侧面保护层(17)相对应的第三P型轻掺杂区域(18)，第三P型重掺杂区域(19)从第三P型轻掺杂区域(18)的端部延伸后领域介质区域(14)相接触；所述 P型漏极区(21)包括第四P型重掺杂区域(13)及与侧面保护层(17)相对应的第四P型轻掺杂区域(22)，第四P型重掺杂区域(13)从第四P型轻掺杂区域(22)的端部延伸后与领域介质区域(14)相接触。
8.根据权利要求I所述的非挥发性记忆体，其特征是所述第五P型掺杂区域(24)包括第五P型重掺杂区域(25)及与侧面保护层(17)相对应的第五P型轻掺杂区域(26)，第五 P型重掺杂区域(25)从第五P型轻掺杂区域(26)的端部延伸后与领域介质区域(14)相接触；所述第六P型掺杂区域(27)包括第六P型重掺杂区域(29)及与侧面保护层(17)相对应的第六P型轻掺杂区域(28),第六P型重掺杂区域(29)从第六P型轻掺杂区域(28)的端部延伸后与领域介质区域(14)相接触。
专利摘要本实用新型涉及一种非挥发性记忆体，其包括半导体基板，半导体基板内的上部设有若干用于存储的记忆体细胞，记忆体细胞包括PMOS访问晶体管、控制电容及编程电容；半导体基板内的上部设有若干隔离沟槽，隔离沟槽内设置有隔离介质以形成领域介质区域，记忆体细胞内的PMOS访问晶体管、控制电容及编程电容通过领域介质区域相互隔离；半导体基板的第一主面上淀积有栅介质层，所述栅介质层覆盖隔离沟槽的槽口并覆盖半导体基板的第一主面；隔离沟槽的顶角正上方设有P+浮栅电极，P+浮栅电极位于栅介质层上，并与隔离沟槽的顶角相对应分布。本实用新型能与CMOS逻辑工艺兼容，提高数据保留时间，提高非挥发性记忆体的使用可靠性。
文档编号H01L27/115GK202736919SQ20122033276
公开日2013年2月13日 申请日期2012年7月11日 优先权日2012年7月11日
发明者方英娇, 方明 申请人:无锡来燕微电子有限公司