专利名称：一种带有漂移区电场成型技术的Ⅲ-Ⅴ族化合物半导体器件的制作方法
技术领域：
本实用新型涉及半导体器件领域，具体涉及一种耐高压带有漂移区电场成型技术的II1- V族化合物半导体器件结构设计。
背景技术：
高电子迁移率晶体管(英文全称为High Electron Mobility Transistor,简称HEMT)，是一种异质结场效应晶体管，又称为调制掺杂场效应晶体管(M0DFET)、二维电子气场效应晶体管(2-DEGFET)、选择掺杂异质结晶体管(SDHT)等。这种器件是利用具有很高迁移率的所谓二维电子气(英文全称为two-dimensional electron gas,简称为2-DEG)来工作的，其低温、低电压场下的迁移率比普通场效应晶体管(英文全称为Field EffectTransistor,简称为FET)高1000倍，能够工作于超高频(毫米波)、超高速领域。II1- V族化合物半导体是由元素周期表中III族和V族元素合成的化合物半导体的总称，包括二兀的GaAs、InP、GaSb等,三兀的AlGaAs、InGaAs、GaAsSb等和四兀InGaAsP、AlGaInP,GaInNAs,GaInAsSb 等，而作为第三代半导体的 GaN、AlGaN、InGaN 和 AlGaInN 等也属于II1- V族化合物半导体。氮化镓(GaN)等II1- V族化合物半导体等的介质击穿电压远远高于第一代半导体硅(Si)，使其电子器件能承受很高的电压。氮化镓异质结结构的沟道具有很高的电子浓度和电子迁移率，这意味着氮化镓HEMT能够在高频率导通电流，并具有很低的导通电阻；另外，由于氮化镓是宽禁带半导体，能工作在较高的温度；这些特性是氮化镓HEMT特别适用于制造高频的高功率射频器和耐高压快速开关器件。提高击穿电压的同时保证较低的导通电阻是功率电器优化的共同目标。通常，通过增加漂移区的掺杂水平来降低晶体管的低导通电阻。然而，增加漂移区的掺杂水平具有降低击穿电压的不良效果。因此优化漂移区的掺杂水平，以在维持足够高的击穿电压的同时获得最大导通电阻，但是，随着对电压要求的增加，使用漂移区掺杂浓度来调节导通电阻和击穿电压变得更加困难。除此之外，击穿电压还收到有源器件内部和外部电场分布的影响，技术人员尝试通过电场成型的方法来控制电场分布，从而用来控制晶体管的导通电阻和击穿电压。中国专利CN102222685A公开了一种侧部浮动耦合电容器器件终端结构，电压终端结构包括一个或多个可与有缘晶体管的漂移区内的沟槽相似的电容性耦合沟槽，从而改进导通电阻。终端区内的电容性耦合沟槽沿着平行或垂直于有源器件漂移区内的沟槽的方向设置。电压终端结构可以还包括电容性分段沟槽结构，电容性分段沟槽结构具有填充有导电材料并且完全被硅台面区围绕的介电衬里区；电压终端结构可以还包括完全由器件表面垂直延伸有限距离的电绝缘层组成的连续区域。虽然，该器件具有较高的终端击穿电压，但是该器件属于硅基半导体功率器件，因此所受电容耦合结构需要在器件的漂移区内实现垂直的足够长度的多晶硅的柱状结构，即柱状结构需要足够长度贯穿整个漂移区，使其在整个漂移区都能够实现分压效果，不但结构复杂，制作成本高，而且硅基半导体的介质击穿电压相对较低。
实用新型内容为此，本实用新型所要解决的是现有技术中带有耦合电容结构的半导体器件，多晶硅柱状结构过长，结构复杂的问题，提供一种带有漂移区电场成型技术的II1- V族化合物半导体器件。为解决上述技术问题，本实用新型采用的技术方案如下:一种半导体器件，包括衬底，依次沉积在衬底上的第一半导体层、第二半导体层、第三半导体层，以及于上述半导体层接触的源极、漏极和栅极，电容性耦合沟槽矩形阵列，电容性耦合沟槽中垂直设置有多晶硅连接器，其特征在于，所述第一半导体层、所述第二半导体层与所述第三半导体层是II1- V族半导体化合物层，且所述第二半导体层和所述第三半导体层是材料不相同的半导体层；所述第三半导体层与所述第二半导体层之间形成二维电子气沟道；所述多晶硅连接器贯穿所述二维电子气沟道，并截止于所述第二半导体层中。所述电容性耦合沟槽矩形阵列的一边平行于电流方向。所述电容性耦合沟槽矩形阵列中沿所述电流方向设置至少一个电容性耦合沟槽，垂直于所述电流方向设置至少两列电容性耦合沟槽。所述电容性耦合沟槽矩形阵列设置于所述栅极与所述漏极之间。所述电容性耦合沟槽与所述栅极之间设置有绝缘隔离层，所述电容性耦合沟槽与所述漏极之间设置有绝缘隔离层。所述源极、所述漏极和所述栅极设置于第三半导体层之上，所述源极和所述漏极与所述第三半导体层是欧姆接触，所述栅极与所述第三半导体层是肖特基接触。所述多晶硅连接器表面设置有绝缘间隔层。本实用新型的上述技术方案相比现有技术具有以下优点:1、所述多晶硅连接器贯穿所述二维电子气沟道，并截止于第二半导体层中，不但工艺简单，而且还降低了制作成本。2、所述第一半导体层、所述第二半导体层与所述第三半导体层的材料均选自II1- V族半导体化合物，介质击穿电压高，使得电子器件能承受很高的电压。
为了使本实用新型的内容更容易被清楚的理解，下面根据本实用新型的具体实施例并结合附图，对本实用新型作进一步详细的说明，其中图1是本实用新型的一个实施例所述的一种带有漂移区电场成型技术的II1- V族化合物半导体器件的俯视示意图。图2为沿图1A-A’方向的剖面示意图(其中半导体材料器件表面的钝化物层未画出)；图中附图标记表示为:201-衬底、202-第一半导体层、203-第二半导体层、204-第三半导体层、205-栅极、206-源极、207-漏极、208-绝缘隔离层、209-多晶硅连接器。
具体实施方式
[0022]为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。如附图1-2所示，一种半导体器件，包括衬底201，依次沉积在衬底上的第一半导体层202、第二半导体层203、第三半导体层204，以及于上述半导体层接触的源极206 (S)、漏极207 (D)和栅极205 (G)，电容性耦合沟槽矩形阵列，电容性耦合沟槽中垂直设置有多晶硅连接器209，所述第三半导体层204与所述第二半导体层203之间形成二维电子气沟道，所述多晶硅连接器209贯穿所述二维电子气沟道，并截止于第二半导体层203中。在本实用新型的一个实施例中，衬底201的材料为蓝宝石，S1、SiC等绝缘或非绝缘材料同样可以做作为衬底使用，均能实现本实用新型的目的，属于本实用新型的保护范围。第一半导体层202是晶核层，为非导电性半导体衬底，本实施例选用氮化铝，直接生长在衬底201上。第二半导体层203为实现2DEG沟道的导电层，可以为N-型掺杂化合物，本实施例选用GaN，其中II1- V族元素可以由同族元素进行替换，均可以达到本实用新型的目的，属于本实用新型的保护范围，该层同电极以及导电沟道层均有接触。第三半导体层204为实现2DEG沟道的势垒层，本实施例选用铝氮化镓(AlxGai_xN)，其中的II1- V族元素可以由同族元素进行替换，铝元素的摩尔系数范围是0 < X < 0.5，均可以达到本实用新型的目的，属于本实用新型的保护范围。本实施例中器件的横向宽度为25um，其中栅极(205)，漏极(207)之间的漂移区长度为20um。本实施例中所述半导体器件制备步骤如下:S1:通过外延生长法在衬底201上依次形成第一半导体层202、第二半导体层203和第三半导体层204，第三半导体层204上形成SiN钝化层；第三半导体层204为势垒层AlGaN，厚度为30nm左右，第二半导体层203为GaN层，厚度为2_4um。S2:在第三半导体层上的电极位置处进行刻蚀，沉积金属，形成源极206、漏极207和栅极205，栅极205和漏极207之间的漂移区长度设置为20um，所述源极206和所述漏极207与所述第三半导体层形成欧姆接触，所述栅极205与所述第三半导体层形成肖特基接触。S3:去除漏极207与栅极205对应位置之间的部分所述钝化层，再刻蚀出电容性耦合沟槽阵列，电容性耦合沟槽阵列设置于所述漏极207与栅极205之间，平行于电流方向的所述沟槽数量为1，垂直于电流方向上所述沟槽的数量为2，所述沟槽贯穿所述第三半导体层204，并截止于第二半导体层203中，再在所述沟槽的内壁和底部生长二氧化硅氧化绝缘层。S4:在步骤S2中所述沟槽中进行多晶硅淀积，并通过掩膜版刻蚀形成多晶硅连接器209 ;所述多晶硅连接器209中的多晶硅电容柱的数量可以根据使用需要设置，本实施例中多晶硅电容柱的数量为9个，直径为lum，等间距间隔为lum，纵向深度为2_3um ;其中最左边的多晶硅电容柱，同栅极205金属相连接，最右边的多晶硅电容柱，需要同漏极207金属相连接，来实现整个电容整列的最左和最右电容板上的电位固定，可以快速实现整个漂移区电容柱阵列的电压的等压差分布。[0034]S5:在所述多晶硅连接器209上淀积绝缘间隔层208，所述绝缘间隔层208为Si02或者SiN等绝缘材料。本实用新型所述电容性耦合沟槽还可以设置于II1- V族化合物异质结终端结构或者II1- V族化合物异质肖特基结构器件中，同样可以达到提高击穿电压和低导通电阻的作用，属于本实用新型的保护范围。显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本实用新型的保护范围之中。
权利要求1.一种半导体器件，包括衬底，依次沉积在衬底上的第一半导体层、第二半导体层、第三半导体层，以及于上述半导体层接触的源极、漏极和栅极，电容性耦合沟槽矩形阵列，电容性耦合沟槽中垂直设置有多晶硅连接器，其特征在于，所述第一半导体层、所述第二半导体层与所述第三半导体层是II1- V族半导体化合物层，且所述第二半导体层和所述第三半导体层是材料不相同的半导体层；所述第三半导体层与所述第二半导体层之间形成二维电子气沟道；所述多晶硅连接器贯穿所述二维电子气沟道，并截止于所述第二半导体层中。
2.根据权利要求1所述的半导体器件，其特征在于，所述电容性耦合沟槽矩形阵列的一边平行于电流方向。
3.根据权利要求2所述的半导体器件，其特征在于，所述电容性耦合沟槽矩形阵列中沿所述电流方向设置至少一个电容性耦合沟槽，垂直于所述电流方向设置至少两列电容性耦合沟槽。
4.根据权利要求3所述的半导体器件，其特征在于，所述电容性耦合沟槽矩形阵列设置于所述栅极与所述漏极之间。
5.根据权利要求4所述的半导体器件，其特征在于，所述电容性耦合沟槽与所述栅极之间设置有绝缘隔离层，所述电容性耦合沟槽与所述漏极之间设置有绝缘隔离层。
6.根据权利要求5所述的半导体器件，其特征在于，所述源极、所述漏极和所述栅极设置于第三半导体层之上，所述源极和所述漏极与所述第三半导体层是欧姆接触，所述栅极与所述第三半导体层是肖特基接触。
7.根据权利要求6所述的半导体器件，其特征在于，所述多晶硅连接器表面设置有绝缘间隔层。
专利摘要一种带有漂移区电场成型技术的Ⅲ-Ⅴ族化合物半导体器件，包括衬底，依次沉积在衬底上的第一半导体层、第二半导体层、第三半导体层，以及于上述半导体层接触的源极、漏极和栅极，电容性耦合沟槽矩形阵列，电容性耦合沟槽中垂直设置有多晶硅连接器，所述第一半导体层、所述第二半导体层与所述第三半导体层的材料均选自Ⅲ-Ⅴ族半导体化合物，所述第三半导体层与所述第二半导体层之间形成二维电子气沟道，所述多晶硅连接器贯穿所述二维电子气沟道，并截止于第二半导体层中。多晶硅连接器长度短，不但工艺简单，而且还降低了制作成本，所述第一半导体层、所述第二半导体层与所述第三半导体层的材料均选自Ⅲ-Ⅴ族半导体化合物，介质击穿电压高，使得电子器件能承受很高的电压。
文档编号H01L29/778GK202917497SQ20122056206
公开日2013年5月1日 申请日期2012年10月29日 优先权日2012年10月29日
发明者汤岑, 谢刚, 仲雪倩, 崔京京, 汪涛, 郭清, 盛况 申请人:浙江大学苏州工业技术研究院