浅沟槽的制作方法
【专利摘要】本申请提供了一种浅沟槽的制作方法。该制作方法包括：步骤S1，将表面具有介质层的衬底划分为存储单元区和逻辑电路区；步骤S2，在掩膜的保护下，在存储单元区刻蚀形成第一浅沟槽，在逻辑电路区刻蚀形成预形成槽，预形成槽宽度大于第一浅沟槽的宽度；步骤S3，在存储单元区和逻辑电路区形成牺牲层，其中，存储单元区的牺牲层填充第一浅沟槽，逻辑电路区的牺牲层与预形成槽形成共形台阶覆盖结构；以及步骤S4，将预形成槽刻蚀形成第二浅沟槽，并去除牺牲层。经过一次对准刻蚀形成第一浅沟槽和预形成槽，提高了浅沟槽的开口大小的精准度；牺牲层取代了保护第一浅沟槽的掩膜层，而且其去除过程与第二浅沟槽继续刻蚀同时进行，简化了制作流程。
【专利说明】
浅沟槽的制作方法
【技术领域】
[0001]本申请涉及半导体存储器制造领域，具体而言，涉及一种浅沟槽的制作方法。
【背景技术】
[0002]半导体存储器制造领域中，存储器电路一般包括存储单元阵列区以及逻辑电路区。存储单元阵列区内各单元之间通过浅沟槽隔离(STI)结构相互隔离；同时逻辑电路区中，各半导体器件之间也需要通过STI绝缘隔离，防止漏电的产生。由于使用的环境不同，且存储单元阵列区的线宽尺寸较外围电路的逻辑电路区更小，器件密集程度更高，因此存储单元阵列区中的浅沟槽隔离的宽度也较逻辑电路区上的小，深度更浅。
[0003]现有的存储器制造工艺中，存储器电路的浅沟槽隔离存在两种基本的制造方法。一种是采用分区域制造的方法，也就是在分别制作存储单元阵列区浅沟槽隔离和逻辑电路区浅沟槽隔离，该方式存在以下问题:分区域形成浅沟槽隔离时，需要使用两次掩膜，掩膜图形分别对应存储单元阵列区以及逻辑电路区，因此制作掩膜的成本较高，且需要经过两次掩膜对准，所形成的浅沟槽隔离对准精度较低。
[0004]中国专利申请200910194794.9提出了“双重深度的浅沟槽隔离制造方法”，图1至图6示出了实施该方法各步骤后衬底的剖面结构示意图，该方法包括以下各步骤:
[0005]提供半导体基底，该半导体基底包括衬底100’以及衬底表面的介质层200’，且该半导体基底包括第一区域I ’和第二区域II’，该半导体基底的剖面结构如图1所示；
[0006]在介质层200’表面形成第一掩膜层301’，并图形化第一掩膜层301’，得到的半导体横剖面结构如图2所示；
[0007]以第一掩膜层301’为掩膜，刻蚀介质层200’和衬底100’，在第一区域I ’以及第二区域II’内分给形成第一沟槽401’，得到的半导体截面如图3所示；
[0008]去除第一掩膜层301’，在第一区域I ’的表面形成第二掩膜层302’，得到的半导体剖面结构如图4所示；
[0009]在第二区域II’的第一沟槽401’内继续刻蚀衬底100’，形成第二沟槽402’，得到的半导体剖面结构如图5所示。
[0010]去除第二掩膜层302’，得到的半导体剖面结构如图6所示，第一沟槽401’经过填充后成为第一区域I ’的浅沟槽隔离结构，第二沟槽402’经过填充后成为第二区域II’的浅沟槽隔离结构。
[0011]在上述方法中，仍然需要利用第二掩膜302’保护第一区域I ’的第一沟槽401’，避免其尺寸在对第二区域II’的第一沟槽401’进行进一步刻蚀过程中受到破坏。因此，该方法仍然需要耗费较高的成本及复杂的工艺对存储单元阵列区浅沟槽隔离和的逻辑电路区的浅沟槽隔离进行分别处理。
【发明内容】
[0012]本申请旨在提供一种浅沟槽的制作方法，在不需要第二掩膜层的保护下实现对存储单元区和逻辑电路区的浅沟槽的刻蚀。
[0013]本申请提供了一种浅沟槽的制作方法，包括以下步骤:步骤SI，将表面具有介质层的衬底划分为存储单元区和逻辑电路区；步骤S2，在掩膜的保护下，在存储单元区刻蚀形成第一浅沟槽，在逻辑电路区刻蚀形成预形成槽，预形成槽宽度大于第一浅沟槽的宽度；步骤S3，在存储单元区和逻辑电路区形成牺牲层，其中，存储单元区的牺牲层填充第一浅沟槽，逻辑电路区的牺牲层与预形成槽形成共形台阶覆盖结构；以及步骤S4，将预形成槽刻蚀形成第二浅沟槽，并去除牺牲层。
[0014]应用本申请的技术方案，步骤S2按照第一浅沟槽和第二浅沟槽的预定开口大小刻蚀形成第一浅沟槽和预形成槽，不需要对开口处进行再次刻蚀，提高了浅沟槽的开口大小的精准度；而且，再通过所设置的牺牲层不仅取代了目前的掩膜层，而且其去除过程与逻辑电路区的第二浅沟槽继续刻蚀同时进行，简化了浅沟槽的制作流程。
【专利附图】
【附图说明】
[0015]构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施方式及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中:
[0016]图1至图6示出了实施现有技术的各步骤后半导体器件的剖面结构示意图；
[0017]图7示出了本申请提供的优选实施方式的浅沟槽制作方法的流程图；
[0018]图8示出了划分存储单元区与逻辑电路区的半导体器件的剖面结构示意图；
[0019]图9示出了在图8所示的半导体器件上刻蚀形成第一浅沟槽和预形成槽后的半导体器件的剖面结构示意图；
[0020]图10示出了在图9所示的半导体器件上形成牺牲层后的半导体器件的剖面结构示意图；
[0021]图11示出了去除部分图10所示的牺牲层的半导体器件的剖面结构示意图；以及
[0022]图12示出了去除部分图11所示的剩余牺牲层的半导体器件的剖面结构示意图。
【具体实施方式】
[0023]应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属【技术领域】的普通技术人员通常理解的相同含义。
[0024]需要注意的是，这里所使用的术语仅是为了描述【具体实施方式】，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
[0025]为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述符作出相应解释。
[0026]现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
[0027]图7示出了本申请提供的优选实施方式的浅沟槽制作方法流程图。如图7所示，在本申请的一种典型的实施方式中，该制作方法包括:步骤SI，将表面具有介质层的衬底划分为存储单元区I和逻辑电路区II ;步骤S2，在掩膜的保护下，在存储单元区I刻蚀形成第一浅沟槽，在逻辑电路区II刻蚀形成预形成槽，预形成槽宽度大于第一浅沟槽的宽度；步骤S3，在存储单元区I和逻辑电路区II形成牺牲层，其中，存储单元区的牺牲层填充第一浅沟槽，逻辑电路区的牺牲层与预形成槽形成共形台阶覆盖结构；以及步骤S4，将预形成槽刻蚀形成第二浅沟槽，并去除牺牲层。
[0028]目前，为了满足不同存储单元区与逻辑电路区对电性能的不同要求，位于存储单元区的第一浅沟槽的宽度与深度均小于位于逻辑电路区的第二浅沟槽的宽度与深度，在上述制作浅沟槽的过程中，步骤S2按照第一浅沟槽和第二浅沟槽的预定开口大小刻蚀形成第一浅沟槽101和预形成槽103，不需要对开口处进行再次刻蚀，提高了浅沟槽的开口大小的精准度；而且，再通过所设置的牺牲层300不仅取代了目前的掩膜层，而且其去除过程与逻辑电路区II的第二浅沟槽102继续刻蚀同时进行，简化了浅沟槽的制作流程。
[0029]图8至12示出了本申请提供的半导体器件制作方法不同步骤中半导体器件的剖面结构示意图。下文将直接以该优选【具体实施方式】为例，说明本申请提供制作方法的具体步骤。需要注意的是，图8至12仅为示意图，其目的在于简洁、清楚地阐述本申请所提出的发明构思。
[0030]图8示出了包括衬底100和介质层200的半导体器件划分存储单元区I与逻辑电路区II后的半导体器件的剖面结构示意图1。其中，衬底100可以是硅衬底，也可以具有掺杂区域，例如P井和N井区域。
[0031]为了使得到的半导体存储器的栅极与源极之间绝缘，在本申请提供的一种具体的实施方式中，结合图8所示，上述的介质层200包括栅介电层201和浮栅层202，栅介电层201设置在衬底100的上方，浮栅层202设置在栅介电层201的上方。在衬底100上方设置的栅介电层201为后续形成的浮栅层202提供缓冲，避免将浮栅层202直接设置在衬底100上时由于应力较大在衬底表面产生位错的缺点，栅介电层201可以米用热氧化或沉积形成，浮栅层202可以采用沉积工艺形成。
[0032]通常本领域常用的半导体器件的存储单元区I和逻辑电路区II的电性能不同，因此，本申请优选逻辑电路区的栅介电层201的厚度大于存储单元区的栅介电层201的厚度。在逻辑电路区II通常会有驱动电压比较高的电路，需要更深的浅沟槽来对其有源区进行隔离，当逻辑电路区II的栅介电层201的厚度大于存储单元区I的栅介电层201的厚度时更好地实现对有源区的隔离作用。
[0033]本申请优选的实施方式中，栅介电层201可以选自二氧化硅、氮化硅、高K介电材料或者其他适合的材料；高1(介电材料可以是LaO，A10, ZrO, T1, Ta2O5, Y2O3, SrT13,BaT13, BaZrO, Hf3ZrO, HfLaO, HfS1, LaS1, AlS1, HfTaO, HfT1, Al2O3, Si3N4 以及其他适合的材料。形成栅介电层201的方法包括原子层沉积、化学气相沉积，物理气相沉积，热氧化、UV-臭氧氧化(uv-ozone oxidat1n)或上述方法的结合；浮栅层202的材质为可以是金属、金属合金、金属氮化物或金属硅化物、多晶硅以及其他适合的材料，形成浮栅层202的方法包括原子层沉积、化学气相沉积，物理气相沉积或上述方法的结合等常规方法，上述方法已经被本领域技术人员所公知，其常用或变形均在本申请保护的范围内，在此不再赘述。
[0034]图9示出了在图8所示的半导体器件上刻蚀形成第一浅沟槽101和预形成槽103后的半导体器件的剖面结构示意图。如图9所示，在存储单元区I和逻辑电路区I对应第一浅沟槽101和第二浅沟槽102的开口大小，刻蚀出第一浅沟槽101和预形成槽103。在本申请的优选实施方式中，在同时刻蚀形成第一浅沟槽101和预形成槽103时，利用掩膜对半导体器件中不需要在此时刻蚀的部位进行保护，比如在本申请的一种具体的实施方式中在掩膜的保护下进行刻蚀，在介质层200的最上部设置掩膜层204，优选该掩膜层204为光刻胶层，采用的光刻制备工艺包括气相成底模、旋转烘胶、软烘、对准和曝光、曝光后烘焙、显影、坚膜烘焙、显影检查等步骤，形成光刻胶图形然后进行刻蚀一形成第一浅沟槽101和预形成槽103。在刻蚀形成第一浅沟槽101和预形成槽103后设置图10中所示的牺牲层300之前，可以将掩膜层204去除，去除方法采用本领域的常规方法即可；当然，该掩膜层204在设置牺牲层300时可以保留，在完成第一浅沟槽101和第二浅沟槽102的刻蚀之后采用本领域的常规方法去除即可。
[0035]在实施上述刻蚀过程时，可以采用常规的刻蚀气体，优选采用选自HBr、Cl2、02、N2、NF3> Ar、He和CF4组成的组中的一种或多种作为刻蚀气体。
[0036]在本申请的一种具体的实施方式中，为了保护浮栅层202在刻蚀过程中受到损伤，影响其表面的平整性，保证后续形成性能优良的半导体器件，上述介质层200还包括刻蚀阻挡层203，刻蚀阻挡层203位于浮栅层202的上方、掩膜层204的下方。在刻蚀形成浅沟槽的过程中，依次刻蚀掩膜层204、刻蚀阻挡层203、浮栅层202、栅介电层201和衬底100形成第一浅沟槽101和预形成槽103，各层的刻蚀可以依据其材料不同选用对应的刻蚀工艺。本申请为了强化刻蚀阻挡层203的阻挡作用以及便于形成精确的浅沟槽开口，优选刻蚀阻挡层203为氮化硅层或氧化硅层或由氧化硅层和氮化硅层上下叠置形成的双层结构
[0037]图10示出了在图9所示的半导体器件上形成牺牲层300后的半导体器件的剖面结构示意图。如图10所示，在所形成的如图9所示的第一浅沟槽101和预形成槽103内以及存储单元区I和逻辑电路区II的上表面设置牺牲层300，其中，存储单元区I的第一浅沟槽101内充满牺牲层300，逻辑电路区II的牺牲层300与预形成槽103形成共形台阶覆盖结构301，即位于存储单元区I和逻辑电路区II的上表面设置牺牲层300以及预形成槽103上的牺牲层300的厚度一致。完成上述步骤后，第一浅沟槽101及存储单元区I和逻辑电路区II的上表面设置牺牲层300，预形成槽103与逻辑电路区II的牺牲层300形成共形台阶覆盖结构。
[0038]本申请的优选实施方式的牺牲层300的设置方法可以采用本领域常用的牺牲层的方法，优选步骤S3中采用化学气相沉积法、物理气相沉积法或原子层沉积法共形淀积(conformal deposit1n)形成牺牲层300,或者采用旋涂法形成牺牲层300。本申请优选形成牺牲层的材料选自绝缘材料、非晶碳和金属材料中的一种或多种。
[0039]图12示出了去除图10所示的牺牲层300的半导体器件的剖面结构示意图。将预形成槽103刻蚀形成第二浅沟槽102的过程中，预形成槽103中的牺牲层300与第一浅沟槽101的牺牲层以及位于存储单元区I和逻辑电路区II的上表面设置牺牲层300被同时刻蚀，由于预形成槽103内的牺牲层300的厚度较第一浅沟槽101内的牺牲层300薄，因此预形成槽103的牺牲层300的刻蚀较第一浅沟槽101内牺牲层300的刻蚀快，在相同的刻蚀条件下，当逻辑电路区II的预形成槽103在牺牲层300被完全去除之后沿预形成槽103的侧壁继续向衬底100的内部刻蚀并达到预定深度，与此同时，可以控制存储单元区I的第一浅沟槽101内的牺牲层300完全去除形成具有如图12所示的剖面结构的半导体器件。在完成上述步骤后，形成完整的第一浅沟槽101和第二浅沟槽102，图12中未示出的掩膜层204在设置牺牲层300之前被去除，当然也可以在完成第一浅沟槽101和第二浅沟槽102的刻蚀之后去除，本领域技术人员在实际操作时可以根据实际的操作条件进行选择。
[0040]在本申请的一种优选的实施方式中，上述共形台阶覆盖结构301的厚度与存储单元区I的第一浅沟槽101的宽度比在1:2?1:1之间。优选通过在同一反应腔体中使用CxHyFz (其中O彡X彡4，0彡y彡4，0彡z彡4)气体，偏置电压小于50V，刻蚀压力在10?10mT之间的反应条件控制共形台阶覆盖结构301的厚度与存储单元区I的第一浅沟槽101的宽度比在预定范围内，能够比较准确地控制牺牲层300的在两个区域内的刻蚀速度之间的配合，进而得到理想深度的第二浅沟槽102以及在较短时间内完成第二浅沟槽102的制作。
[0041]如果完成第二浅沟槽102的刻蚀后第一浅沟槽101内还残留有牺牲材料时，将图10所示出的半导体器件制作成为图12所示出的半导体器件的过程也可以有其他可替代的方式，如首先去除部分图10所示的半导体器件的牺牲层，得到具有如图11所示的剖面结构的半导体器件，然后再去除残留在第一浅沟槽101内的牺牲材料。具体可以采用以下优选的实施方式:步骤S41，刻蚀去除共形台阶覆盖结构；步骤S42，沿预形成槽的侧壁对衬底刻蚀以形成第二浅沟槽，衬底的选择比与牺牲层的选择比的比值大于2:1 ;步骤S43，去除第一浅沟槽内的牺牲层。在上述实施方式中，由于牺牲层300的材料与衬底100的材料不同，同样的刻蚀气体对各自的选择比不同，因此选择对衬底的选择比与对所述牺牲层的选择比的比值大于2:1的刻蚀气体进行刻蚀，在相同的刻蚀条件下通过控制刻蚀比和刻蚀条件来调节第一浅沟槽101内的牺牲层300的刻蚀速度和沿预形成槽103的侧壁方向对衬底100的刻蚀速度，使在第一浅沟槽101内的牺牲层300在刻蚀完成之前完成第二浅沟槽102的刻蚀，然后采用常规方法去除第一浅沟槽101内残留的牺牲材料，比如在同一蚀刻反应腔体中运用含有O2及其等离子体的灰化工艺去除。
[0042]在对衬底100进行刻蚀时，为了能够得到形状规则、性能优良的第一浅沟槽101和第二浅沟槽102，优选采用各向异性干法实施步骤S2和步骤S42中的刻蚀。
[0043]在刻蚀、去除牺牲层300时，优选采用湿法刻蚀或各向异性干法刻蚀实施步骤S41和步骤S43。比如湿法刻蚀能够采用氢氟酸溶液进行刻蚀，各向异性干法刻蚀能够采用基于氟化碳气体的各向异性刻蚀。
[0044]本申请设置牺牲层300的目的是为了保护已经形成的第一浅沟槽101在后续的刻蚀过程中受到损坏，并且需要在后续的刻蚀过程中能够被同时刻蚀，因此优选形成牺牲层300的材料选自绝缘材料、非晶碳和金属材料中的一种或多种。
[0045]在本申请的另一种具体的实施方式中，衬底100为硅衬底，步骤S3采用在同一反应腔体中利用等离子体化学沉积法在硅衬底表面沉积形成牺牲层，步骤S42中的刻蚀气体为由CxHyFzXl2和HBr形成的混合气体，其中O彡x彡4，0彡y彡4，0彡z彡4，混合气体中CxHyFz的体积含量为I?20%，Cl2与HBr的体积比为1:20?20:1，且混合气体的总流量为10?lOOOsccm，刻蚀过程中的压力为3?10mT,激发功率为100?1500W，偏置电压为20?700V，同时完成第二浅沟槽102的刻蚀以及牺牲层300的去除，得到的第一浅沟槽的深度为500?2000 A，开口宽度为30?200nm，第二浅沟槽的深度为500?4000 A，开口宽度为30?200nm。
[0046]本申请浅沟槽的制作浅具有以下优势:
[0047]I)、步骤S2按照第一浅沟槽和第二浅沟槽的预定开口大小刻蚀形成第一浅沟槽101和预形成槽103，不需要对开口处进行再次刻蚀，提高了浅沟槽的开口大小的精准度；
[0048]2)、所设置的牺牲层300不仅取代了目前的掩膜层，而且牺牲层300的去除过程与逻辑电路区II的第二浅沟槽102继续刻蚀同时进行，简化了浅沟槽的制作流程。
[0049]以上仅为本申请的优选实施方式而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
【权利要求】
1.一种浅沟槽的制作方法，其特征在于，所述制作方法包括: 步骤Si，将表面具有介质层的衬底划分为存储单元区和逻辑电路区； 步骤S2，在掩膜的保护下，在所述存储单元区刻蚀形成第一浅沟槽，在所述逻辑电路区刻蚀形成预形成槽，所述预形成槽宽度大于所述第一浅沟槽的宽度； 步骤S3，在所述存储单元区和所述逻辑电路区形成牺牲层，其中，所述存储单元区的牺牲层填充所述第一浅沟槽，所述逻辑电路区的牺牲层与所述预形成槽形成共形台阶覆盖结构；以及 步骤S4，将所述预形成槽刻蚀形成第二浅沟槽，并去除所述牺牲层。
2.根据权利要求1所述的制作方法，其特征在于，所述共形台阶覆盖结构的厚度与所述第一浅沟槽的宽度比在1:2?1:1之间。
3.根据权利要求1所述的制作方法，其特征在于，所述步骤S4还包括: 步骤S41，刻蚀去除所述共形台阶覆盖结构； 步骤S42，沿所述预形成槽的侧壁对所述衬底刻蚀以形成所述第二浅沟槽，所述衬底的选择比与所述牺牲层的选择比的比值大于2:1 ; 步骤S43，去除所述第一浅沟槽内的牺牲层。
4.根据权利要求3所述的制作方法，其特征在于，采用各向异性干法刻蚀实施所述步骤S2中的刻蚀和所述步骤S42中的刻蚀。
5.根据权利要求3所述的制作方法，其特征在于，采用湿法刻蚀或各向异性干法刻蚀实施所述步骤S41和所述步骤S43。
6.根据权利要求4所述的制作方法，其特征在于，所述刻蚀采用选自HBr、Cl2,02、N2,NF3> Ar、He和CF4组成的组中的一种或多种作为刻蚀气体。
7.根据权利要求1所述的制作方法，其特征在于，所述步骤S3中采用化学气相沉积法、物理气相沉积法或原子层沉积法共形淀积形成所述牺牲层，或者采用旋涂法形成所述牺牲层。
8.根据权利要求7所述的制作方法，其特征在于，形成所述牺牲层的材料选自绝缘材料、非晶碳和金属材料中的一种或多种。
9.根据权利要求3至8中任一项所述的制作方法，其特征在于，所述衬底为硅衬底，所述步骤S3采用在同一反应腔体中利用等离子体化学沉积法在所述硅衬底表面沉积形成所述牺牲层，所述步骤S42中的刻蚀气体为由CxHyFz、Cl2和HBr形成的混合气体，其中0^x^4,0^yi^4,0i^zi^ 4,所述混合气体中所述CxHyFz的体积含量为I?20%,所述Cl2与所述HBr的体积比为1:20?20:1，且所述混合气体的总流量为10?lOOOsccm，刻蚀压力为3?10mT,激发功率为100?1500W，偏置电压为20?700V。
10.根据权利要求1所述的制作方法，其特征在于，所述介质层包括: 栅介电层，设置在所述衬底的上方； 浮栅层，设置在所述栅介电层的上方。
11.根据权利要求9所述的制作方法，其特征在于，所述逻辑电路区的栅介电层的厚度大于所述存储单元区的栅介电层的厚度。
【文档编号】H01L21/306GK104183534SQ201310202800
【公开日】2014年12月3日 申请日期:2013年5月27日 优先权日:2013年5月27日
【发明者】张翼英, 何其旸 申请人:中芯国际集成电路制造(上海)有限公司